Устройство для деления аналоговых сигналов Советский патент 1993 года по МПК G06G7/16 

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в измерительных и вычислительных системах для обработки аналоговой информации,

Известны время-импульсные устройства, реализующие деление аналоговых сигналов на основе их интегрирования, содержащие два интегратора, блок сравнения, источник опорного напряжения и аналоговые ключи. Их общий недостаток состоит в том, что результат деления существенно зависит от постоянных времени интеграторов и, соответственно, обладает значительной чувствительностью к дрейфу сопротивлений и емкостей пассивных компонентов.

Наиболее близким по технической сущности и цели к предлагаемому изобретению

является устройство для деления аналоговых сигналов, в котором снижена чуастви- тельность к изменению значений параметров пассивных компонентов посредством введения в устройство блока формирования разности и суммы входных сигналов в составе сумматора и единичного инвертора. В прототипе формирование периодической импульсной последовательности производится одним и тем же интегратором, параметры пассивных компонентов которого не влияют, таким образом, на величину выходного напряжения. При этом второй интегратор выполнен как усреднитель и позволяет получать частное от деления входных аналоговых сигналов в виде постоянного напряжения.

Недостатком прототипа является его невысокая точность из-за нелинейности,

VI

О

Ј

Јь Ю

связанной с неидентичностью коэффициентов инвертирования сигнала делимого и результата суммирования сигналов делимого и делителя, при значительной аппаратурной избыточности устройства. Нелинейность прототипа проявляется в непостоянстве коэффициента пропорциональности ее в передаточной характеристике. Коэффициент а в прототипе зависит от входных сигналов в соответствии с выражением

(5as(5R(),

где да- относительное отклонение коэффициента

6R - относительное отклонение сопротивлений используемых резисторов от номинала,.-.

Y

Xl

Х2

Цель изобретения состоит в устранении указанного недостатка, то есть в повышении точности.

Поставленная цель достигается тем, что блок формирования разности и суммы входных сигналов содержит первый и второй масштабные резисторы, первые выводы которых подключены к первому и второму информационным входам блока, а вторые выводы соответственно через первый ключ и непосредственно подключены к инвертирующему входу первого операционного уси- лителя, соединенному через третий масштабный резистор с его выходом и первым выводом четвертого масштабного резистора, подключенного к инвертирующему входу второго операционного усилителя, соединенному через второй ключ со вторым выводом первого масштабного резистора и подключенному через пятый масштабный резистор к выходу второго операционного усилителя, соединенному с выходом блока, вход задания режима работы которого подключен .к управляющим входам первого и второго ключей.

Сущность предлагаемого изобретения заключается в использовании метода поочередного формирования на основе одних и тех же элементов в необходимые интервалы времени последовательно соединенных суммирующей и инвертирующей структур с одновременным поочередным изменением последовательности их соединения посредством поочередного подключения резистора к инвертирующим входам первого и второго операционных усилителей.

На фиг. 1 представлена схема устройства для деления аналоговых сигналов; на фиг. 2 - временные диаграммы его работы.

Устройство для деления аналоговых сигналов содержит первый-интегратор 1, подключенный выходом к первому входу блока сравнения 2, второй вход которого подключен к выходу переключателя 3, а выход соединен с информационным входом второго

интегратора 4, выход которого является выходом 5 устройства, а также подключен к управляющему входу переключателя 3, соединенного первым и вторым информационными входами с выходом источника

5 опорного напряжения б и шиной нулевого потенциала 7, блока 8 формирования разности и суммы входных сигналов, первый и второй информационные входы которого являются соответственно входами 9 и 10

0 задания делителя и делимого устройства, выход блока 8 подключен к информационному входу первого интегратора 1, вход зада- ния режима работы соединен с выходом блока сравнения. При этом блок 8 формиро5 вания разности и суммы входных сигналов содержит первый 11 и второй 12 масштабные резисторы, первые выводы которых подключены к первому и второму информационным входам блока 8, а вторые выводы

0 соответственно через первый ключ 13 и непосредственно подключены к инвертирующему входу первого операционного усилителя 14, соединенному через третий масштабный резистор 15 с его выходом и

5 первым выводом четвертого масштабного резистора 16, подключенного к инвертирующему входу второго операционного усилителя 17, соединенному через второй ключ 18 со вторым4 выводом первого масштабного

0 резистора 11 и подключенному через пятый

масштабный резистор 1.9 к выходу второго

операционного усилителя 17, соединенному

с выходом блока 8, вход задания режима

работы которого подключен к управляющим

5 входам первого 13 и второго 18 ключей..

Устройство работает следующим образом.Пусть в начальный момент времени t 0 интегратор 1 и интегратор-усреднитель 4

0 обнулены. На первом входе 9 устройства действует сигнал Х2, пропорциональный делителю, а на втором входе 10 - сигнал XL пропорциональный делимому.

В интервале времени O.ti ключи 3.1, 18

5 замкнуты, ключи 3.2, 13 разомкнуты управляющим сигналом +U с выхода блока сравнения 2 (фиг. 26). Операционный усилитель 14 совместно с масштабными резисторами 12, 15 образуют на данном интервале времени инвертор, вход которого соединен со

входом 10 устройства. Операционный усилитель 17 в совокупности с масштабными резисторами 16, 19 и с масштабным резистором 11, подключенным к инвертирующему входу операционного усилителя 17 через замкнутый ключ 18, образуют на данном интервале времени инвертирующий сумматор. На первый вход сумматора по цепи масштабного резистора 16 поступает инвертированное напряжение XL а на второй вход по цепи масштабного резистора 11 - непосредственно напряжение Х2. Инвертированная разность входных сигналов устройства поступает на вход интегратора 1, на выходе которого формируется линейно-нарастающее напряжение Zi (фиг. 2а). При достижении напряжением Zi величины опорного напряжения Е0 источника 6 (мо- мент времени ti на фиг 2а) напряжение на выходе блока сравнения 2 становится рав-/ ным (-U) (фиг. 26).

В интервале времени ti.ta ключи 3.2,13 замкнуты, ключи 3.1, 18 разомкнуты управляющим сигналом (-U) с выхода блока сравнения 2 (фиг. 26). Операционный усилитель 14 совместно с масштабными резисторами 12, 15 и с масштабным резистором 11, подключенным к инвертирующему входу операционного усилителя .14 через замкнутый ключ 13, образуют на данном интервале времени инвертирующий сумматор, входы которого являются входами 9 и 10 устройства. К выходу указанного сумматора подключен, инвертор, образованный на данном интервале времени операционным усилите- лем 17 и масштабными резисторами 16 и 19. Напряжения XT и /2 поступают на входы сумматора. Инвертированная сумма входных сигналов через инвертор передается на вход интегратора 1. Таким образом, на вхо- де интегратора 1 действует сумма напряжений Xi и. Х2, а на выходе интегратора 1 формируется линейно-убывающее напряжение (фиг. 2а). При достижении входным напряжением 2.2.величины нулевого уровня (момент времени t2 на фиг. 2а) напряжение на выходе блока сравнения 2 становится равным +U (фиг. 26), вследствие чего ключи 3.1, 18 замыкаются, а ключи 3,2, 13 размыкаются. Далее напряжение на выходе интег-

ратора 1 вногь нарастает, и цикл повторяется.

Таким образом, на выходе блока сравнения 2 вырабатывается периодическая последовательность импульсов, которая усредняется (W) с помощью интегратора-ус- реднителя4(фиг. 26). Результатусреднения, формируемый на выходе 5 устройства, в установившемся режиме пропорционален искомому частному.

В основу построения устройства положен принцип аналоговой компенсации влияния параметров пассивных компонентов устройства на результат деления аналоговых сигналов при двухтактной генерации периодической импульсной последовательности на основе интегрирования в одном из. тактов разности, а в другом - суммы сигналов делимого и делителя с неизменным коэффициентом передачи сигнала делимого, что достигается посредством выполнения суммирования и инвертирования одними и теми же элементами поочередно.

Среднее значение W напряжения импульсной последовательности W(t) с выхода блока сравнения 2, формируемое интегратором - усреднителем 4 на выходе 5 устройства, характеризуется следующим образом:

§1 + Rn (Ris+Ri6) X2

f КФи

R15-R16

Ris + Ri6

где Кф - коэффициент передачи интеграто- ра-усреднителя 4;

Rn, Ria, Ris, Rie-значения сопротивлений резисторов 11. 12, 15, 16.

Из приведенного выражения видно, что

коэффициент при - не зависит самих величин Xi и Х2.

Этим определяется новое в изобретении по отношению к прототипу положительное качество - повышение точности путем устранения нелинейности передаточной характеристики для любых допусков резисторов.

Изобретение относится к электрическим вычислительным устройствам и может быть использовано в измерительных и вычислительных системах для обработки аналоговой информации. Цель изобретения - повышение точности. Поставленная цель достигается за счет того, что предлагается использовать отличную от прототипа схемную реализацию блока формирования разности и суммы входных сигналов, которая включает пять масштабных резисторов, два ключа и два операционных усилителя с соответствующими связями, 2 ил. vw fc

Формула изобретения

Устройство для деления аналоговых

сигналов, содержащее первый интегратор,

подключенный выходом к первому входу

блока сравнения, второй вход которого подключен к выходу переключателя, а выход соединен с информационным входом второго интегратора, выход которого является выходом устройства, а также подключен к управляющему входу переключателя, соединенного первым и вторым информационными входами с выходом источника опорного напряжения и шиной нулевого потенциала, блока формирования разности и суммы входных сигналов, первый и второй информационные входы которого являются соответственно входами задания делителя и делимого устройства, выход блока подключен к информационному входу первого интегратора, вход задания режима работы соединен с выходом блока сравнения, отличающееся тем, что, с целью повышения точности, в нем блок формирования разности и суммы входных сигналов содержит первый и второй масштабные резисторы, первые выводы которых подключены к первому и второму информационным вхо0

5

дам блока, а вторые выводы соответственно через первый ключ и непосредственно подключены к инвертирующему входу первого операционного усилителя, соединенному через третий масштабный резистор с его выходом и первым выводом четвертого масштабного резистора, подключенного к инвертирующему входу второго операционного усилителя, соединенному через второй ключ с вторым выводом первого масштабного резистора и подключенному через пятый масштабный резистор к выходу второго операционного усилителя, соединенному с выходом блока, вход задания режима работы которого подключен к управляющим входам первого и второго ключей.