Кольцевой делитель частоты Советский патент 1993 года по МПК H03K23/00 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения экономических делителей частоты с нечетным коэффициентом деления, который программно может изменяться под действием управляющих .сигналов,

Известные схемы, кольцевых делителей частоты с нечетным коэффициентом деления содержит в своей структуре двухступенчатые синхронные триггеры, что приводит к увеличению аппаратурных затрат и потребляемой мощности, а также к снижению пре- дельной частоты входных сигналов и к уменьшению надежности устройства. Например, делитель частоты в коде Либау- Крейга с коэффициентом деления Кд 5, содержит пять двухступенчатых D-тригге- ров, каждый из которых состоит из четырех вентилей типа И-ИЛИ-НЕ, образующих основной и коммутационный синхронные R$- триггеры (одноступенчатые). Потребляемая мощность такого делителя прямопропорциональна числу используемых вентилей (20 вентилей). Максимальная частота входных сигналов равна

Ттитах 1 /41зтах,

где тэтах - максимальная задержка переключения вентиля типа И-ИЛИ-НЕ.

Более быстродействующим и более экономичным является кольцевой делитель частоты, содержащий пять одноступенчатых синхронных D-триггеров, т.е. десять вентилей типа И-ИЛИ-НЕ, при этом максимальная частота входных сигналов равна fomax

1 /2t3max,

т.е. в два раза выше, чем у рассмотренной ранее схемы.

Недостатком его является отсутствие возможности изменять коэффициент деления под действием управляющих сигналов,

XI ю

СП

ел

-N

ю

что часто необходимо осуществлять в программно-управляемых устройствах технической диагностики, в синтезаторах частоты и т.д. .

Целью изобретения является расширение функциональных возможностей кольцевого делителя частоты, содержащего шину входных тактовых импульсов и нечетное число одноступенчатых потенциальных триггеров, построенных на основе потенциальных логических элементов типа И-ИЛИ- НЕ, причем прямой выход каждого триггера соединен с первыми входами двух элементов VI инверсного плеча этого же триггера, второй вход первого элемента И соединен с управляющим входом триггера и с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И и с входом тактирующего сигнала, выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого связан с управляющим входом последующего триггера и с. входом вентиля прямого плеча триггера.

Поставленная цель достигается за счет обеспечения изменения коэффициента деления кольцевого делителя под действием управляющих сигналов путем введения дополнительных входов в элементы И, ИЛИ, дополнительных двух .элементов И в нечетные разряды делителя, кроме последнего, и дополнительных входов для подачи сигналов управления, при этом первый вход первого дополнительного элемента И соединен с шиной тактовых импульсов, первый вход второго дополнительного элемента И соединен с инверсным выходом триггера этого же разряда, вторые входы дополнительных .элементов И соединены с одним из дополнительных управляющих входов, а третьи входы этих элементов соединены с инверсным выходом триггера последнего разряда устройства; дополнительные входы первого и третьего основных элементов И в нечетных разрядах соединены с соответствующи- ми дополнительными входами для управляющих сигналов.

На фиг.1. представлена логическая схема Известного статического триггера; на фиг.2 - логическая схема триггера с дополнительными элементами; на фиг.З - структурная схема предлагаемого устройства.

На фиг.1 обозначены: 1, 2, 3 - логические элементы И; 4 - логический элемент ИЛИ; 5 - вентиль прямого плеча триггера; б -- вход для подачи управляющего сигнала (Di); 7 - вход для подачи тактирующего (синхронизирующего) сигнала (С); 8 - вход установки О элемента памяти.

На фиг.2 дополнительно обозначены: 9, 10 - дополнительные элементы И; 11, 12 - дополнительные стробирующие (разрешающие) выходы для выбора соответственно уп равляющего сигнала DI или Da; 13- вход для подачи управляющего сигнала D2.

На фиг.З обозначены: Ti-Ts - триггер- ные каскады предлагаемого делителя частоты; PI-З, Р2-з входы для подачи

0 управляющих сигналов на третий каскад делителя частоты; Pi-5, Р2-5- входы для подачи управляющих сигналов на пятый каскад делителя частоты; 14 - шина тактовых импульсов (с).

5 Предлагаемое устройство содержит в своей структуре нечетное число триггерных каскадов, каждый из которых представляет синхронный одноступенчатый D-триггер (фиг.1), построенный на основе потенциаль0 ных логических элементов типа И-ИЛИ-НЕ, причем прямой выход Q каждого триггера соединен с первыми входами элементов И 1 и 3, второй вход элемента 1 соединен с входом 6 триггера (для подачи управляющего

5 сигнала Di), вход 6 соединен с первым входом элемента И 2, второй вход которого и второй вход элемента 3 соединен с входом 7 (подача тактирующего сигнала С), выходы элементов И 1, 2, 3 соединены с входами

0 элемента ИЛИ 4, выход которого подключен к входу элемента НЕ, формирующег р инверсный выходной сигнал триггера Q, выход этого элемента НЕ соединен с входом вентиля 5 прямого плеча триггера (вентиль 5

5 может представлять собой либо элемент

НЕ, либо вентиль И-НЕ, ИЛИ-НЕ, И-ИЛИНЕ, выполняющий логическую операцию

НЕ.

Как в прототипе, инверсные выходы Q

0 каждого триггерного каскада соединены с управляющим входом (Di) последующего каскада (см. фиг.З), тактирующие входы 7 триггеров соединены с шиной тактовых импульсов 14.

5

В отличие от прототипа,в нечетные триггерные каскады (Тз и ТБ) введены (фиг,2) дополнительные элементы И 9 и 10, при этом: первый вход элемента 9 соединен с

0 входом 7 триггера, второй вход элемента 9 соединен с входом 12 для подачи стробиру- ющего сигнала Ра, а третий вход соединен с входом 13 для подачи второго управляющего сигнала Da; первый вход элемента 10 со5 единен с выходом Q триггера, второй вход соединен с входом 13 триггера, а третий вход соединен с.входом 12 триггера; выходы элементов 9, 10 соединены с дополнительными входами элемента ИЛИ 4; инверсный выход Q последнего каскада (Ti) соединен с

дополнительными входами 13 нечетных каскадов (Тз, Ts).

Работа предложенного устройства происходит в соответствии с табл.1 при комбинации входных сигналов Р2-з 0; Pi-з 1; P2-s 1; Pi-s 0.

В исходном состоянии () .

Исходное .состояние может устанавливаться с помощью дополнительных элементов специальным сигналом сброса (если это необходимо), или может устанавливаться в процессе циклической работы делителя частоты (без использования цепей и сигнала сброса). Для простоты цепи сброса в исходное состояние триггеров не приводятся, так как они могут быть выполнены известными способами.

В такте t 1 сигнал С 1, при этом элемент 9 на выходе выдает 1, так как на его входах в этом такте С 1, Р2-5 1, D2 Qi 1; сигнал 1 с выхода элемента 10 проходит через элемент 4 и устанавливает на инверсном выходе триггера Ts сигнал Qs- 0, под действием которого изменяет свое состояние вентиль 5 этого триггера (Q,- 1). В следующем такте (t 2) сигнал С О, однако триггер Ts сохраняет состояние неизменным, так как элемент 10 выдает сигнал 1 (на всех его входах сигналы Р2 1, Da 1, Qs 1), поддерживающий состояние триггера Qs 0; .

В этом такте возбуждается и переключается триггер Т/к так как все элементы И его инверсного плеча выдают сигналы элементов 2,3 под действием С 0, элемент 1 под действием Pi-5 0, элементы 9, 10 под действием Qs - 0; при этом на выходе элемента 4 триггера ТА устанавливается сигнал О, а на выходе инверсного плеча этого триггера CU 1, соответственно переключается вентиль 5 (QA 0).

В очередном такте (t 3) сигнал С 1, при этом триггеры Ts и ТА сохраняют состояние неизменными (в триггере Ts сигнал 1 выдают элементы 9, 10. подтверждающие состояние QS 0, а в триггере ТА все элементы И в инверсном плече выдают сигнал. О, поддерживающий на выходе См 1: Элементы 3,1- под действием сигнала Qn- 0; элемент 2 - под действием сигнала Qf 0, В этом такте переключается триггер Тз, так как его инверсное плечо переключается в состояние Оз 0 под действием сигнала 1 с выхода элемента 9, на выходах которого устанавливаются сигналы Рьз 1; DI QA 1; С 1, следовательно вентиль инверсного плеча на выходе выдает О, а вентиль прямого плеча - 1 (Оз 1).

В очередном такте (t 4) сигнал .С О, при этом переключается триггер Та в состояние Q2 1, Qa О (аналогично, как триггер ТА в такте t 2), при этом триггеры Ts, ТА, Тз 5 сохраняют состояния неизменными.

В такте t 5 переключается только триггер Ti в состояние Qi О, Qi 1, так как его элемент 1 выдает сигнал 1 под действием входных сигналов Q2 1 и С 1. 0 В тактеj 6 переключается триггер Ts в состояние Qs 1; Qs 0. так как все его элементы И в инверсном плече выдают сигналы элементы 3, 1, 10 под действием С О, элемент 2 под действием PI-S О, 5 элемент 9 - под действием сигнала Qi D2 0.

В такте t 7 триггер Т А переключается в состояние CJ4 О, CU 1 под действием сигналов Qs 1, С 1 на входах элемента 2 0 этого триггера.

В такте t 8 триггера Тз устанавливается в состояние Оз 1, Оз 0, так как все элементы И в инверсном плече этого триггера выдают сигнал элементы 3, 2, 9 - 5 поддействием С 0, элемент 1 под действием Q4 0, элемент 10, под действием Р2 0. В такте t 9 переключается триггер Ta(Qa 0; Qa 1), аналогично триггеру ТА а такте t 7.

0 В такте t 10 триггер TI устанавливается в состояние Q, 1, Qi 0 под действием сигналов С 0, Qa О на его входах, аналогично триггеру ТА в такте t 2.

Таким образом, делитель вернулся в ис- 5 ходное состояние, которое было в такте t 0.

В дальнейшем работа устройства циклически повторяется.

Из табл.1 следует, что на один период

0 повторения сигналов на выходе делителя

(например, на выходе Qi) приходятся пять

периодов повторения сигналов С на входе

делителя частоты.

При установке коэффициента деления 5 Кд 3 нужно подать входные сигналы Ра-5 0, Pi-s 0, Ра-з 1, Рьз 0.

В этом случае сигнал Pi-з 0 блокирует действие сигнала на входе Di триггера Тз, а сигнал Ра-з разрешает прохождения сигна- 0 ла с входа Da этого триггера.

Так образуется кольцевой делитель с тремя каскадами (Тз, Та. Ti), который работает аналогично, как и делитель с пятью 5 каскадами (как описано выше). При этом исходное состояние этих трех каскадов также аналогично исходному состоянию их в табл.1, однако переключение их будет происходить согласно табл.2.

Из табл.2 видно, что на один период повторения сигнала СЬ приходится три периода повторения входных сигналов С.

Задержка переключения, как и в прототипе, при работе делителя составляет задержку переключения двух вентилей, образующих соответствующий, переключаемый в данном такте, триггер. . Таким образом, незначительное увеличение аппаратурных затрат (четыре элемента И, два дополнительных входа в элементе ИЛИ и по одному входу в двух элементах И) позволило обеспечить программное изменение коэффициента деления.

Это существенно более экономичное решение, по сравнению с построением отдельного дополнительного делителя с Кд

3. . . .V-. : ..... - . ..

Следовательно, функции прототипа расширяются с минимальными затратами, практически без снижения быстродействия.

Число каскадов делителя частоты может быть увеличено путем подключения соответствующих пар триггеров, аналогичных, например, триггерам (каскадам) Тз, т.е.

Можно соответственно добавить группу триггеров Т, Те, тде Т аналогичен Ts, а Те аналогичен ТА, при этом выход Qe триггера Те соединяется с входом DI триггера Ts, выход Q триггера Т соединяется с выходом

FI триггера Те. В этом случае при комбинации управляющих сигналов Р2- - 1, Pi-7 О, Р2-5 0. Pi-5 1, Ра-з О, Pi-з 1 делитель будет иметь коэффициент деления 7 с возможностью егр изменения на 5 или 3.

. ..-:. , ; . . . .

Таким образом, можно наращивать число каскадов и увеличивать коэффициент деления делитеЛя до 7,9,11 и т.д., обеспечивая при этом возможность программного выбора требуемого нечетного коэффициента деления.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения экономичных делителей частоты с нечетным коэффициентом деления, который программно может изменяться под действием управляющих сигналов. Устройство содержит шину выходных тактовых импульсов, одноступенчатые потенциальные триггеры на элементах И-ИЛИ, при этом прямой вход каждого триггера соединен с первыми входами двух элементов И инверсного плеча этого триггера, второй вход которого соединен с вторым входом второго элемента И и с выходом тактирующего сигнала. Выходы элемента И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого связан с управляющим входом последующего триггера и с входом вентиля прямого плеча триггера. В устройстве задействованы дополнительные входы в элементах И, ИЛИ, дополнительные входы для подачи сигналов управления. Введены дополнительные два элемента И в нечетные разряды делителя. 3 ил., 2 табл. ел с

Ф о рм у л а и з о б р е т е н и я

Кольцевой делитель частоты, содержащий шину входных тактовых импульсов и нечетное число одноступенчатых потенциальных триггеров, построенных на основе логических элементов типа И-ИЛИ-НЕ, причём прямой выход каждого триггера соединен с первыми входами двух элементов И инверсного плеча этого триггера, второй вход первого элемента И соединен с управляющим входом триггера и с первым входом третьего элемента И. второй вход которого соединен с вторым входом второго элемента И и с входом тактирующего сигнала, выходы элементов И соединены с входами элемента ИЛИ, выход которого соединен с входом элемента НЕ, выход которого связан с управляющим входом последующего триггера и с входом вентиля прямого плеча триггера, о т л и ч а ю щ и и с я тем. что. с целью расширения функциональных возможностей устройства за счет обеспечения изменения коэффициента деления под действием управляющих сигналов, введены дополнительные входы в элементы И, ИЛИ, дополнительные входы для подачи сигналов управления, дополнительные два элемента Ив нечет ные разряды делителя, кроме последнего, лри этом первый вход первого дополнительного элемента И соединен с шиной тактовых импульсов/первый вход второго дополнительного элемента И соединен с инверсным выходом триггера этого же разряда, вторые входы дополнительных элементов И соединены с одним из дополнительных управляющих входов, а третьи входы этих элементов соединены с инверсным выходом триггера последнего разряда устройства, дополнительные входы первого и третьего основных элементов И в нечетном разряде соединены с соответствующим дополнительным входом для управляющих сигналов.