ТРОИЧНЫЙ ТРИГГЕР Советский патент 1995 года по МПК H03K3/29 

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Цель изобретения повышение помехоустойчивости троичного триггера за счет обеспечения устойчивости к помехам по цепи питания, в том числе и к перерывам в питании нерегламентированной длительности, путем записи состояния троичного триггера в энергонезависимые элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса и обеспечения схемными мерами автоматического восстановления с помощью элементов памяти состояния троичного триггера после его сбоя под действием внешних помех.

На чертеже приведена схема троичного триггера.

Троичный триггер содержит первый 1, второй 2 и третий 3 каскады, первые входы которых соединены соответственно с первой 4, второй 5 и третьей 6 входными шинами, а выход каждого из каскадов соединен с соответствующими входами двух других каскадов. Каждый каскад 1, 2, 3 содержит элемент 1-1, 2-1, 3-1 И-Е, межоритарный элемент 1-2, 2-2, 3-2, элемент 1-3, 2-3, 3-3 ИЛИ-НЕ, первый 1-4, 2-4, 3-4 и второй 1-5, 2-5, 3-5 резисторы и элемент 1-6, 2-6, 3-6 памяти на магнитном сердечнике с прямоугольной петлей гистерезиса с обмотками записи и считывания. В каждом каскаде 1,2,3 один из входов элемента 1-1, 2-1, 3-1 И-НЕ соединен с входом каскада 1,2,3, входы мажоритарного элемента 1-2, 2-2, 3-2 соединены с соответствующими входами каскада 1,2,3, а выход соединен с другим входом элемента 1-1, 2-1, 3-1 И-НЕ, началом обмотки записи элемента 1-6, 2-6, 3-6 памяти и одним из входов элемента 1-3, 2-3, 3-3 ИЛИ-НЕ, другой вход которого через первый резистор 1-4, 2-4, 3-4 соединен с концом обмотки считывания элемента 1-6, 2-6, 3-6 памяти, начало которой соединено с общей шиной, конец обмотки записи элемента 1-6, 2-6, 3-6 памяти соединен через второй резистор 1-5, 2-5, 3-5 с выходом элемента 1-1, 2-1, 3-1 И-НЕ, а выход элемента 1-3, 2-3, 3-3 ИЛИ-НЕ является выходом каскада 1,2,3.

Троичный триггер работает следующим образом.

В исходном состоянии на входных шинах 4,5,6 присутствует уровень логического "0", на выходах элементов 1-1, 2-1, 3-1 И-НЕ уровень логической "1". Допустим, что в исходном состоянии на выходе мажоритарного элемента 1-2 присутствует уровень логической "1", а на выходах мажоритарных элементов 2-2, 3-2 уровень логического "0". При этом элемент 1-3 ИЛИ-НЕ находится в состоянии логического "0", а элементы 2-3, 3-3 ИЛИ-НЕ в состоянии логической "1", сердечник элемента 1-6 памяти намагничен в направлении, соответствующем логической "1", а сердечники элементов 2-6, 3-6 памяти намагничены в направлении, соответствующем логическому "0". За направление, соответствующее логической "1", условно принято направление (по фиг. слева направо), в которое сердечник намагничивается током, втекающим в обмотку записи со стороны начала.

При поступлении импульса положительной полярности на шину 5 мажоритарный элемент 2-2 переключается в состояние логической " 1", а элемент 2-3 ИЛИ-НЕ в состояние логического "0". При этом подтверждается состояние логического "0" мажоритарного элемента 3-2, а мажоритарный элемент 1-2 переключается в состояние логического "0". Через обмотку записи элемента 1-6 памяти начинает протекать ток, ограничиваемый резистором 1-5, втекающий в конец обмотки записи и перемагничивающий сердечник элемента 1-6 памяти в состояние логического "0". При этом на обмотке считывания элемента 1-6 памяти формируется импульс положительной полярности, который поступает через резистор 1-4 на вход элемента 1-3 ИЛИ-НЕ, удерживая его в состоянии логического "0". После перемагничивания сердечника элемента 1-6 памяти элемент 1-3 ИЛИ-НЕ переключается в состояние логической "1". Одновременно при поступлении импульса положительной полярности на шину 5 элемент 2-1 ИЛИ-НЕ переключается в состояние логического "0". Через обмотку записи элемента 2-6 памяти начинает протекать ток, ограничиваемый резистором 2-5, втекающий в начало обмотки записи и перемагничивающий сердечник элемента 2-6 памяти в состояние логической "1". При этом на обмотке считывания элемента 2-6 памяти формируется импульс отрицательной полярности, который поступает через резистор 2-4 на вход элемента 2-3 ИЛИ-НЕ, ограничивается по амплитуде диодом схемы защиты входа (см. книгу: Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре. -Л. Энергоатомиздат. Ленингр. отделение. 1986 с. 65, рис. 6-4) и не влияет на состояние элемента 2-3 ИЛИ-НЕ.

После перемагничивания сердечника элемента 2-6 памяти в состояние логической "1" процесс переключения троичного триггера заканчивается. На входной шине 5 устанавливается уровень логического "0". Мажоритарные элементы 1-2, 2-2, 3-2 находятся в состояниях "0", "1" и "0" соответственно (состояние "010").

При поступлении импульса положительной полярности на шину 6 мажоритарные элементы 1-2, 2-2, 3-2 аналогичным образом переключаются в состояния "0", "0" и "1" соответственно (состояние "001"), элементы 1-6, 2-6, 3-6 памяти в состояния "0", "0" и "1" соответственно.

При поступлении импульса положительной полярности на шину 4 троичный триггер аналогичным образом переключается в исходное состояние "100".

Если на троичный триггер, находящийся в исходном состоянии "100", воздействует помеха по цепи питания, переключающая его в любое другое состояние, например, в состояние "001", то через обмотку записи элемента 1-6 памяти начинает протекать ток, перемагничивающий его в состояние логического "0". На обмотке считывания элемента 1-6 памяти сформируется импульс положительной полярности, который переключит элемент 1-3 ИЛИ-НЕ в состояние логического "0" и вызовет переключение мажоритарных элементов 2-2, 3-2 в состояние логического "0", а элементов 2-3, 3-3 в состояние логической "1". При этом мажоритарный элемент 1-2 переключится в состояние логической " 1". Ток через обмотку записи элемента 1-6 памяти прекратится, и положительный импульс на выходе его обмотки считывания закончится. В результате, троичный триггер возвращается в исходное состояние. В процессе восстановления исходного состояния троичного триггера состояние элементов 2-6 и 3-6 памяти не изменяется. Аналогичным образом восстанавливается любое другое состояние троичного триггера.

Таким образом, описание работы подтверждает нормальное переключение троичного триггера в любое из трех устойчивых состояний: "100" "010", "001" при поступлении импульса положительной полярности на соответствующую входную шину и восстановление любого состояния после сбоя под действием любой помехи по цепи питания, включая перерывы в питании нерегламентированной длительности.

Описание работы подтверждает повышение помехоустойчивости троичного триггера за счет обеспечения устойчивости к помехам по цепи питания, в том числе и к перерывам в питании нерегламентированной длительности, путем записи состояния троичного триггера в энергонезависимые элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса и обеспечения схемными мерами автоматического восстановления с помощью элементов памяти состояния троичного триггера после его сбоя под действием внешних помех.

Использование: в импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. Троичный триггер содержит 3 каскада (1 3), три входные шины (4 6), три элемента И НЕ 1-1, 2-1, 3-1, три мажоритарных элемента 1-2, 2-2, 3-2, три элемента ИЛИ НЕ 1-3, 2-3, 3-3, шесть резисторов 1-4, 2-4, 3-4, 1-5, 2-5, 3-5 и три элемента памяти на магнитном сердечнике с прямоугольной петлей гистерезиса с обмотками записи и считывания 1-6, 2-6, 3-6. 1 ил.

ТРОИЧНЫЙ ТРИГГЕР, содержащий три каскада, первые входы которых соединены с соответствующими входными шинами, а выход каждого из каскадов соединен с соответствующими входами других каскадов, каждый из каскадов включает в себя элемент И НЕ, один из входов которого соединен с входом каскада, отличающийся тем, что, с целью повышения помехоустойчивости, в каждый каскад введены мажоритарный элемент, элемент ИЛИ НЕ, два резистора и элемент памяти на магнитном сердечнике с прямоугольной петлей гистерезиса с обмотками записи и считывания, в каждом каскаде входы мажоритарного элемента соединены с соответствующими входами каскада, а выход соединен с другим входом элемента И НЕ, началом обмотки записи элемента памяти и одним из входов элемента ИЛИ - НЕ, другой вход которого через первый резистор соединен с концом обмотки считывания элемента памяти, начало которой соединено с общей шиной, конец обмотки записи элемента памяти соединен через второй резистор с выходом элемента И НЕ, выход элемента ИЛИ НЕ является выходом каскада.