Устройство для сравнения двоичных чисел Советский патент 1993 года по МПК G06F7/04 

СЛ

С

Изобретение относится к автоматике и вычислительной технике и предназначено для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознавания образов для аппаратной реализации алгоритмов динамического программирования. Цель изобретения - повышение быстродействия устройства за счет организации конвейерной обработки данных. Устройство содержит блоки анализа, блок дешифрации, выходной коммутатор и две треугольных матрицы регистровых модулей. Устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел. 12 ил.

Изобретение относится к автоматике и вычислительной технике и предназначено для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Ввод-вывод данных осуществляется в параллельном коде. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознования образов для аппаратной реализации алгоритмов динамического программирования.

Целью изобретения является повышение быстродействия устройства за счет организации конвейерной обработки информации.

Структурная схема устройства для обработки 8-разрядных чисел представлена на фиг.1. На фиг.2 и 3 представлены схемы

соответственно первого 1 блока анализа S и остальных 2-8 блоков анализа S. Функциональная схема блоков переноса DC, входя-,- щих в состав блоков анализа S со 2- ro n.d 8-й, показана на фиг.4. На фиг.5 представлен регистровый модуль 6, на фиг.6 - выходной коммутатор, на фиг.7 - один разряд выходного коммутатора. Блок дешифрации представлен на фиг.8, таблица истинности, описывающая работу блока дешифрации, представлена на фиг.9. Вариант реализации дешифратора на основе программируемой логической матрицы (ПЛМ) приведен на фиг.10, а фиг.11 содержит схему дешифратора, построенного на стандартных логических элементах. Временная диаграмма работы устройства приведена на фиг. 12.

Устройство содержит 8 блоков анализа 1-8 (S, см.фиг.1), первую треугольную мат00

о ел

о

СА)

рицу регистровых модулей М, содержащую регистровые модули 1.2-1.8, 2.3-2.8, 3.4- 3.8, 4,5-4,8, 5.6-5.8, 6,7-6.8, 7.8, всего семь рядов no(8-j) регистровых модулей в каждом ряду, где j - номер ряда, вторую треугольную матрицу регистровых модулей М, содержащую регистровые модули 2.1, 3.1-3,2, 4.1-4.3, 5.1-5.4, 6.1-6.5, 7.1-7.6, 8.1-8.7, 9.1-9.8, всего 8 рядов по j регистровых модулей в каждом ряду, где j - номер ряда, блок дешифрации 10 (DS) и выходной 8-разрядный коммутатор 11 (К), причем первый V1, второй V2 и третий V3 выходы переноса i-ro блока анализа S (i 1,2,...,7) соединены соответственно с первым Р1, вторым Р2 и третьим РЗ входами переноса (i+1)-ro блока анализа S, выходы переноса V1-V3 8-го блока анализа S соединены соответственно со входами Z1-Z3 блока дешифрации 10 (DS), первый Y1 и второй Y2 управляющие входы которого являются входами 12 и 13 задания режима работы устройства. Первый А, второй В и третий С входы данных первого блока анализа 1 (см. фиг.2) соединены со входами первых разрядов 14,1, 15.1, 16.1 (А1,В 1,С1) соответственно первого, второго и третьего числа, входы данных А,В,С регистровых модулей 1.2-1.8 первого ряда первой треугольной матрицы соединены со входами 14.2-14.8,15.2-15.8, 16.2-16.8со- ответствующих разрядов первого, второго и третьего числа, которые являются входами устройства, Первый D1, второй D2 и третий D3 выходы блока дешифрации 10 (DS) соединены соответственно с первым С1, вторым С2 и третьим СЗ входами управления коммутатором 11 (К), выходы R1-R8 которого являются выходами 17.1-17.8 устройства.

Каждый регистровый модуль М содержит (см. фиг.5) три триггера 18, информационные входы D которых являются входами данных А,В,С регистрового модуля, прямые и инверсные выходы триггеров являются прямыми X, Y, Z и инверсными R, S, Т выходами регистрового модуля, входы С синхронизации триггеров объединены и являются входом синхронизации S регистрового модуля. При этом внутри треугольных матриц выходы X, Y, Z регистровых модулей предыдущего ряда соединены соответственно со входами А, В, С регистровых модулей последующего ряда, выходы X, Y, Z регистровых модулей (1.2), (2.3), (3.4), (4.5), (5.6), (6.7), (7.8) соединены соответственно со входами данных А, В, С блоков анализа 2-8, выходы X, Y, Z регистровых модулей 9.1-9.8 соединены соответственно со входами данных V1, V2, V3 соответствующих разрядов коммутатора 11 (К), первый X, второй Y и третий Z выходы данных блоков анализа 1-8 (см. фиг.2,3) соединены соответственно со входами А, В, С регистровых модулей (2.1), (3.2), (4.3), (5.4), (6.5), (7.6), (8.7),

(9.8).

Первый блок анализа 1 (фиг,2) содержит регистровый модуль 19 (М) и элементы И- НЕ 20-22, причем входы данных А, В, С первого б лока анализа соединены со входами данных регистрового модуля 19, первый выход X регистрового модуля 19 соединен с первым выходом данных X блока анализа 1, первый инверсный выход R регистрируемого модуля 19 соединен с первыми вхо5 дами элементов И-НЕ 20 и 21, второй прямой выход Y регистрового модуля 19 соединен со вторым выходом данных Y блока анализа 1 и со вторым входом элемента И-НЕ 20, второй инверсный выход S

0 регистрового модуля 19 соединен с первым входом элемента И-НЕ 22, третий прямой выход Z регистрового модуля 19 соединен с третьим выходом данных Z блока анализа 1 и со вторыми входами элементов И-НЕ 21 и

5 22, выходы элементов И-НЕ 20-22 являются соответственно первым V1, вторым V2 и третьим V3 выходами переноса первого блока анализа 1.

Блоки анализа 2-8 содержат каждый

0 два регистровых модуля 23 и 24 (фиг.З) и три блока переноса 25-27 (UC), причем входы данных А, В, и С регистрового модуля 23 соединены соответственно со входами переноса Р1, Р2 и РЗ блока анализа, входы

5 данных А, В, и С регистрового модуля 24 соединены соответственно со входами данных А, В, и С блока анализа, первый X, второй Y и третий Z прямые выходы регистрового модуля 23 соединены с первыми входами

0 блоков переноса 25-27 соответственно, первый прямой выход X регистрового модуля 24 соединен с первым выходом данных X блока анализа и со вторыми входами блоков переноса 25 и 26, второй прямой

5 выход Y регистрового модуля 24 соединен со вторым выходом данных Y блока анализа и со вторым входом блока переноса 27, второй инверсный выход S регистрового модуля 24 соединен с третьим входом блока

0 переноса 25, третий прямой выход Z регистрового модуля 24 соединен с третьим выходом данных Z блока анализа, третий инверсный выход Т регистрового модуля 24 соединен с третьими входами блоков пере5 носа 26 и 27, выходы блоков переноса 25, 26 и 27 являются соответственно первым V1. вторым V2 и третьим V3 выходами переноса блока анализа,

Каждый блок переноса DC содержит элементы И-НЕ 28-31 (фиг.4), причем первый вход 32 блока переноса соединен с первыми входами элементов И-НЕ 28 и 29, второй вход 33 блока переноса соединен со вторым входом элемента И-НЕ 29 и с первым входом-элемента И-НЕ 30, третий вход 34 блока переноса соединен со вторыми входами элементов И-НЕ 28 и 30, выходы элементов И-НЕ 28, 29 и 30 соединены со входами элемента И-НЕ 31, выход которого является выходом 35 блока переноса.

Блок дешифрации (фиг.8) содержит регистровый модуль, образованный триггерами 36, 37, 38, и дешифратор 39 (UD), причем первый Z1, второй Z2 и третий Z3 входы блока дешифрации соединены с D-входами соответственно триггеров 36, 37, 38, выходы которых соединены соответственно с первым Z1, вторым Z2 и третьим Z3 входами дешифратора 39, четвертый Y1 и пятый Y2 входы которого соединены соответственно с первым Y1 и вторым Y2 управляющими входами блока дешифрации, первый D1, второй D2 и третий D3 выходы дешифратора 39 являются соответствующими выходами блока дешифрации. Входы синхронизации S всех регистровых модулей М в устройстве объединены и соединены со входом синхронизации S устройства (на фиг.1 цепи синхронизации не показаны).

Коммутатор 11 (К) содержит 8 разрядов (фиг.6), причем каждый разряд KS содержит элементы И-НЕ 40-43 (фиг.7), первые входы элементов И-НЕ являются соответственно первым V1, вторым V2 и третьим V3 входами данных разряда коммутатора, вторые входы элементов И-НЕ 40-42 являются соответственно первым С1, вторым С2 и третьим СЗ входами управления разрядов коммутатора, выходы элементов И-НЕ 40-42 соединены со входами элемента И-НЕ 43, выход которого является выходом R разряда коммутатора.

Дешифратор в виде ПЛМ представлен на фиг.10, возможный вариант реализации дешифратора на стандартных логических элементах, представленный на фиг.11, содержит пять инверторов 44-48, шесть элементов ИЛИ 49-54, двенадцать элементов ИЛИ-НЕ 55-66.

Режим работы устройства задается внешними управляющими сигналами Y1 и Y2, поступающими на входы 12 и 13 устройства, причем комбинация , задает режим вычисления максимального из трех входных чисел, , - режим вычисления минимального из трех чисел, , - режим вычисления среднего значения (медианы) из трех входных чисел.

Для сравнения трех чисел А, В, С между собой достаточно определить знаки Z1, Z2 и Z3 попарных разностей соответственно А- В, В-С и А-С. Например, комбинация Z1

Z2 Z3 0 означает, что А-В О, В - С 0 и А-С 0, откуда однозначно следует, что А В, В С, А С, т.е. А В С (см. таблицу на фиг.9). Поэтому, , Y2 0,1, то на выход устройства в этом случае необходимо выдать меньшее из трех входных чисел, то есть С.

Как известно, определение разности двух чисел А и В выполняется путем суммирования числа А с числом -В, которое формируется путем инвертирования всех разрядов числа А и добавления 1 в младший разряд (в соответствии с правилами преобразования прямого кода числа в дополнительный). Поскольку численное значение разности А-В нас в данном случае не интересует, а интересует только знак, то в устройстве реализованы только цепи формирования переноса при вычислении разностей А-В, В-С и А-С. При вычислении

знака разности А-В перенос в 1-м разряде формируется из входного переноса ри из (И)-го разряда и из значений ai, bi i-x разрядов чисел А и В в соответствии с выражением

р, ajbi+aipi-1+bipi-i,(1)

при этом использование в (1) инверсного значения i-ro разряда числа В определяется тем, что вычисляется именно разность (а не сумма) чисел А и В. Выражение (1) может быть записано в виде

pi (aibi)(aipi-i)(bipi-i),

(2)

которое определяет схемы блоков формирования переносов на фиг.3,4. В случае ри 1, что имеет место при обработке самых младших разрядов (вычисляется А-В А+(-В)А+(В+1 младшего разряда )

.

pi ai+bi aibi.(3)

Выражение (3) определяет схемы формирования переносов в первом блоке анализа 1

(фиг.2). Можно показать, что при вычислении разности А-В знак этой разности равен инверсному значению переноса, формируемого при обработке самых старших (в нашем примере на фиг.1 - восьмых) разрядов

чисел А и В.

Устройство работает следующим образом. В каждом i-м такте на входы 14, 15, 16 устройства поступают в прямом коде входные 8-разрядные операнды A(i). B(i) и C(i),

где i - номер очередного набора входных данных в соответствии с временной диаграммой на фиг.12: в первом такте-А(1), В(1) и С(1), во втором - А(2), В(2) и С(2), и т.д., в г-м такте - А(г), В(г) и С(г). По фронту синхросигнала S в r-м такте происходит запись всех разрядов входных операндов А(г), В(г), С(г) в регистровые модули 1.2-1.8 и в регистровый модуль первого блока анализа 1, после чего выполняется обработка первых (младших) разрядов операндов А(г), В(г) и С(г), на выходах X, Y, Z первого блока анализа 1 появляются первые разряды операндов А(г), В(г), С(г), на выходах V1, V2, V3 первого блока анализа появляются сигналы переноса Р1гдв. Р1гдс, Р1гвс, на выходах регистровых модулей 1.2-1.8 появляются разряды со 2-го по 8-й входных операндов А(г), В(г), С(г). В следующем (г+1)- м такте операнды А(г), В(г), С(г) переписываются в регистровые модули М второй строки 2.1, 2.3-2.8 и в первый регистровый модуль второго блока анализа 2,выполняется обработка вторых разрядов операндов А(г), В(г), С(г) и формируются на выходах V1, V2, V3 второго блока анализа сигналы переносов Р2гдв, Р2гдс и Р2гвс. Одновременно в регистровые модули первой строки 1.2- 1.8 и в первый блок анализа 1 записываются соответствующие разряды входных операндов А(г+1), В(г+1), С(г+1), на выходах V1-V3 первого блока анализа формируются сигналы переносов Р1г+1дв, Р1г+1дс и Р1г+1вс. Далее обработка происходит конвейерным образом, причем в (г+2)-м такте на выходах блока анализа 1 формируются сигналы Р1Г+2АВ, Р1Г+2АС, Р1г+2вс. на выходах блока анализа 2 формируются сигналы Р2Г+ дв Р2г+1дс, Р2г+1вс, на выходах блока анализа 3 формируются сигналы Р3гдв, Р3гдс, Р3гвс, и т.д. В(г+7)-мтакте на выходах V1-V3 блока анализа 8 формируются сигналы переносов Р8гдв, Р8гдс, Р8гвс (которые, как отмечалось выше, являются инверсными значениями знаков соответственно разностей А(г)-В(г), А(г)-С(г) и В(г)-С(г), на выходах X, Y, Z регистровых модулей 8.1-8,7 и блока анализа 8 появляются соответствующие разряды операндов А(г), В(г) и С(г). Указанные разряды в (г+8)-м такте перепишутся в регистровые модули 9-й строки 9.1-9.8 и поступят на информационные входы коммутатора 11. Одновременно сигналы с выходов V1-V3 блока анализа 8 запишутся в регистровый модуль блока дешифрации (в триггеры 36-38), про- инвертируются на инверсных выходах триггеров 36-38 (тем самым будут сформированы истинные значения знаков разностей А(г)- B(r), A(r)-C(r) и В(г)-С(г) и поступят на входы Z1, Z2, Z3 дешифратора. Дешифратор работает в соответствии с таблицей истинности (фиг. 9), где21, Z2, Z3 - знаки разностей соответственно A(r)-B(r), A(r)-C(r), B(r)-C(r); Y1, Y2 - входные управляющие сигналы; D1, D2, D3 - сигналы управления коммутатором 11, формируемые на выходах дешифратора; графа Комментарии содержит результаты сравнения операндов А, В, С между собой, определенные на основе значений Z1, Z2,

Z3. Значок X в графе Комментарии означает, что указанная комбинация Z1, Z2, Z3 не может быть получена ни при каких значениях А, В, С (при условии исправности всех элементов устройства). Значение D1 1 определяет выдачу на выход коммутатора 11 операнда A, - операнда В, 03 1 - операнда С. Никакие два из сигналов D1, D2, D3 не могут одновременно иметь единичные значения. Таблица истинности на фиг. 9 может быть реализована в виде либо ПЛМ (фиг. 10), либо в виде комбинационной схемы (фиг. 11). Процедуры синтеза ПЛМ или комбинационных схем (фиг. 10. 11) на основе заданной таблицы истинности известны и здесь не рассматриваются.

Сигналы S1. D2, D3, сформированные дешифратором в (г+8)-м такте, поступают на управляющие входы С1, С2, СЗ коммутатора

11, в результате чего на выходы R1-R8 этого коммутатора выдаются разряды одного из чисел А(г). В(г), С(г) в зависимости от управляющих сигналов Y1, Y2 и значений А(г), В(г), С(г).

Таким образом, предложенное устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел, поступивших на входы. Быстродействие устройства определяется минимальным временем цикла Ts основного синхросигнала S и зависит от максимальной задержки переключения комбинационной цепи, включенной между триггерами регистровых модулей. Анализ описанной выше

функциональной схемы показывает, что комбинационные цепи в устройстве содержат не более двух ярусов логических элементов, то есть переключаются за время 2 т, где т- задержка переключения одного логического элемента. Использование в регистровых модулях триггеров, работающих по фронту синхросигнала S и организованных по схеме трех триггеров позволяет оценить быстродействие триггеров величиной 5

т, в том числе 1т- время предустанова информации на D-входе триггера относительно фронта синхросигнала, А т - задержка переключения состояния выхода триггера относительно фронта синхросигнала. В

этом случае минимальный период синхросигнала можно оценить величиной Ts 5 г+2 т. Производительность устройства составит Q1 {1/Ts)(1/7r). При г 5 не Q1« 30 млн оп/с и не зависит от разрядности входных операндов. В устройстве - прототипе простой подсчет показывает, что выходы устройства будут пере- ключаться с задержкой (n-1)t2+t3+t4 2 r+(n-- 1)3 г+2 г+1 т(Зп+2) г, где t1 - задержка переключения сигналов на выходах первого блока анализа; т.2 - задержка переключения сигналов на выходах блоков анализа со 2-го по n-й; t3 - задержка переключения сигналов на выходах блока дешифрации; t4-задержка переключения выходного коммутатора.

При г 5, получаем не, млн оп/с.

При т 5, получаем не, Q2 4 млн оп/с.

Выигрыш по производительности очевиден, при этом выигрыш тем больше, чем больше разрядность входных операндов.

Предложенное устройство эффективно реализуется в виде большой интегральной схемы. При использовании предложенного устройства для выполнения заданного объема операций при обработке большего количества данных в реальном масштабе времени экономия может возникнуть за счет использования меньшего количества устройств обработки, каждое из которых имеет более высокую производительность.

Формула изобретения 1. Устройство для сравнения двоичных чисел, содержащее п блоков анализа, где п - разрядность сравниваемых чисел, блок дешифрации и выходной п-разрядный коммутатор, причем первый, второй и третий выходы переноса i-ro блока анализа (i 1,2,,.., п-1) соединены соответственно с первым, вторым и третьим входами переноса (i+1)-ro блока анализа, выходы переноса n-го блока анализа - с соответствующими информационными входами блока дешифрации, первый и второй управляющие входы которого являются входами задания режима устройства, первый, второй и третий выходы блока дешифрации соединены соответственно с первым, вторым и третьим входами управления разрядов коммутатора, выходы которого являются выходами устройства, отличающееся тем, что, с целью повышения быстродействия за счет организации конвейерной обработки данных, в него введены первая треугольная матрица регистровых модулей, состоящая

из п-1 рядов регистровых модулей по n-j регистровых модулей в каждом ряду Q - номер ряда), вторая треугольная матрица регистровых модулей, состоящая из п рядов

регистровых модулей по j регистровых модулей в каждом ряду (j - номер ряда), каждый регистровый модуль содержит три триггера, информационные входы которых являются соответствующими входами данных регистрового модуля, прямые и инверсные выходы триггеров - соответствующими прямыми и инверсными выходами регистрового модуля, входы синхронизации триггеров объединены и являются входом

синхронизации регистрового модуля, причем выходы 0. к)-го регистрового модуля соединены с соответствующими входами данных Q+1,k)-ro регистрового модуля, первый, второй и третий выходы (j, j+1)-ro регистрового модуля первой треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных (j+1)-ro блока анализа (,.... n), первый, второй и третий выходы (n, k)-ro регистрового

модуля второй треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных k-го разряда ком- мутатора(,..., п). первый, второй и третий выходы данных j-ro блока анализа соединены соответственно с первым, вторым и третьим входами данных Q, j)-ro регистрового модуля второй треугольной матрицы (,..., n), первый, второй и третий входы данных первого блока анализа соединены с

входами первых разрядов соответственно первого, второго и третьего чисел устройства, первый, второй и третий входы данных k-ro регистрового модуля первого ряда первого треугольного массива соединены соответственно с входами k-x разрядов первого, второго и третьего чисел (,..., п)устройства, первый блок анализа содержит регистровый модуль и три элемента И-Н Е. причем первый, второй и третий входы данных первого блока анализа соединены соответственно с первым, вторым и третьим входами данных регистрового модуля первого блока анализа, первый прямой выход регистрового модуля первого блока анализа - с первым выходом данных первого блока анализа, первый инверсный выход - с первыми входами первого и второго элементов И-НЕ. второй прямой выход - с вторым выходом данных

первого блока анализа и с вторым входом первого элемента И-НЕ, второй инверсный выход - с первым входом третьего элемента И-НЕ, третий прямой выход - с третьим выходом данных первого блока анализа и

вторыми входами второго и третьего элементов И-НЕ, выходы первого, второго и третьего элементов И-НЕ являются соответственно первым, вторым и третьим выходами переноса первого блока анализа, остальные блоки анализа содержат каждый два регистровых модуля и три блока переноса, причем первый, второй и третий входы данных первого регистрового модуля блока анализа соединены соответственно с первым, вторым и третьим входами переноса блока анализа, первый, второй и третий входы данных второго регистрового модуля блока анализа - соответственно с первым, вторым и третьим входами данных блока анализа, первый, второй и третий прямые выходы первого регистрового модуля блока анализа - с первыми входами соответственно первого, второго и третьего блоков переноса, первый прямой выход второго ре- гистрового модуля - с первым выходом данных блока анализа и вторыми входами первого и второго блоков переноса, второй прямой выход - с вторым выходом данных блока анализа и вторым входом третьего блока переноса, второй инверсный выход второго регистрового модуля соединен с третьим входом первого блока переноса, третий прямой выход - с третьим выходом данных блока анализа, третий инверсный выход - с третьими входами второго и третьего блоков переноса, выходы первого, второго и третьего блоков переноса являются соответственно первым, вторым и третьим выходами переноса блока анализа, каждый блок переноса содержит четыре элемента И-НЕ, причем первый вход блока переноса соединен с первыми входами первого и второго элементов И-НЕ, второй вход - с вторым входом второго элемента И-НЕ и первым входом третьего элемента И-НЕ, а третий вход- с вторыми входами первого и третьего элементов И-НЕ. выходы первого, второго и третьего элементов И-НЕ соединены с входами четвертого элемента И-НЕ, выход четвертого элемента И-НЕ является выходом блока переноса, блок дешифрации содержит регистровый модуль и дешифратор, причем первый, второй и третий входы блока дешифрации соединены с первым, вторым и третьим входами регистрового модуля, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами дешифратора, четвертый и пятый входы которого соедине- ны соответственно с первым и вторым управляющими входами блока дешифрации, первый, второй и третий выходы дешифратора являются соответственно первым, вторым и третьим выходами блока дешифрации, входы синхронизации всех регистровых модулей в устройстве объединены и со- единены с входами синхронизации устройства.

ИЛИ - с третьими входами первого, восьмого и двенадцатого элементов ИЛИ-НЕ, выход второго элемента ИЛИ - с четвертыми входами второго, третьего, пятого, шестого, девятого и одиннадцатого элементов ИЛИ- НЕ, выход третьего элемента ИЛИ - с третьими входами четвертого, седьмого и десятого элементов ИЛИ-НЕ, выходы первого, второго, шестого и десятого элементов ИЛИ-НЕ - с входами четвертого элемента

штм мыт шшм т/м/м ю/5.тз яшм шя/м шшы $W W№ W№s НФ 1М 144

ИЛИ, выход которого является первым выходом дешифратора, выходы третьего, четвертого, восьмого и одиннадцатого элементов ИЛИ-НЕ - с входами пятого элемента ИЛИ, выход которого является вторым выходом дешифратора, выходы пятого, седьмого, девятого и двенадцатого элементов ИЛИ-НЕ -с входами шестого элемента ИЛИ, выход которого является третьим выходом дешифратора.

Фиг.З

Фиг.I

ФигЛ

2/,

2g

Ь

Ц

гз ЈЈ..

К

«ч/

ч.

|

г

У/

WwTsiAtsft

fr

47

W

-

-5б

Г

Я

52

25/

-sL

:&

- +

-53

2)2

-Ј5

.

J

-W

65

. Ш

А,$с

в Ј

ao zxi3 Txzxzxzx:B

к-43

(n+l)T

XDOXIXDC1X

XDOXIXDC1X