Устройство для уплотнения каналов связи Советский патент 1993 года по МПК H04L25/40 

Изобретение относится к радиотехнике вычислительной технике и может исполь- оваться в системах передачи дискретной нформации различного назначения.

Цель изобретения - повышение пропукной способности каналов связи путем преобразования двоичных сигналов в 8-ми позиционные,

На фиг.1 и 2 представлены соответственно структурные электрические схемы передающей и приемной сторон устройства для уплотнения каналов связи; на фиг.З и 4 - соответственно временные диаграммы их работы.

Устройство для уплотнения каналов связи содержит на передающей стороне па- раллельный регистр 1, генератор 2 импульсов, первый элемент задержки 3, третий двоичный счетчик 4, дешифратор 5, первый элемент запрета б, первый элемент НЕ 7, второй элемент запрета 8, второй элемент НЕ 9, девятый элемент ИЛИ 10, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы И 11,12,13,14,15,16,17, триггер 18, седьмой и восьмой элементы ИЛИ 19,20, восьмой и девятый элементы И 21, 22, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой блоки 23, 24, 25, 26, 27, 28, 29, 30. дифференцирова- ния, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой детекторы 31, 32. 33, 34, 35, 36, 37, 38 импульсов, второй элемент задержки 39, десятый элемент ИЛИ 40, третий, четвертый и пятый элементы задержки 41, 42, 43, первый и второй элементы ИЛИ 44, 47, третий и четвертый элементы ИЛИ 45, 46, сумматор 48, первый и второй двоичные счетчики 49,50, преобразователь 51 уровня, пятый и шестой элементы ИЛИ 52, 53, а на приемной стороне - первый и второй детекторы 54, 55 уровня, выделитель 56 тактовой частоты, преобразователь 57 уровня, первый элемент задержки 58, первый элемент НЕ 59, элемент ИЛИ 60, второй элемент задержки 61, второй элемент НЕ 62, третий элемент задержки 63, первый, второй, третий, четвертый , пятый, шестой и седьмой элементы И 64,65, 66, 67, 68, 69, 70, шифратор 71.

Устройство для уплотнения каналов связи работает следующим образом.

На передающей стороне устройства (фиг.1), поясняемой с помощью временных диаграмм (фиг.З), после включения электропитания устройства сигнал начального сброса, выработанный внешним устройством, устанавливает двоичный счетчик 4 в исходное состояние, в результате чего на его выходе формируется нулевой потенциал, который открывает элемент запрета 8, а через элемент НЕ 9 закрывает элемент запрета 6, что предотвращает подачу тактовых импульсов на вход параллельного регистра

1. При этом с выхода генератора импульсов 2 через элемент задержки 3 последовательность тактовых импульсов с длительностью Т/2 в тактовом интервале Т, следующих с номинальной тактовой частотой

(фиг.З,Д1), через последовательно соединенные открытый элемент запрета 8, элемент ИЛИ 44 и сумматор 48 поступает через канал связи на вход приемной части устройства, что обеспечивает запуск и

синхронизацию выделителя тактовой частоты 56.

Одновременно последовательность тактовых импульсов поступает с выхода элемента задержки 3 (фиг.З,Д1) на вход двоичного счетчика 4, который после окончания установленного счета импульсов переполняется и единичным потенциалом со своего выхода закрывает элемент запрета 8, прекращая подачу сигналов тактовой частоты ё

канал связи, а через элемент НЕ 9 открывает элемент запрета 6, разрешающий подачу тактовых импульсов на вход параллельного регистра 1.

При этом исходные двоичные последовательнбсти с длительностью импульсов Т/2 в тактрвом интервале Т, следующих с номинальной тактовой частотой , поступают соответственно от трех независы- мых источников дискретной информации

(фиг.3,а,б,в), синхронизируемых с помощью генератора импульсов 2, на информационные входы параллельного регистра 1 и записываются в ячейки регистра с помощью последовательности тактовых импульсов,

поступающих с выхода генератора импульсов 2 (фиг.З.д) через последовательно соединенные элемент задержки 3 на величину Т/4 : (фиг.З.дО и открытый элемент запрета 6 на тактовый вход параллельного регистра, в

результате чего на его выходах формируются параллельные комбинации из 3-х двоичных символов с длительностью Т (фиг.З, п-гз).

С одноименных выходов параллельного регистра 1 (фиг.З, п-гз) сигналы поступают соответственно на одноименные информационные входы дешифратора 5 (АО, А1, А2), на управляющие входы которого (ЕО, Е1)

5 подается единичный потенциал с выхода элемента ИЛИ 10 (фиг.З.дз), входы которого через элемент НЕ 7 (фиг.3,дз) и непосредстг венно подключены через элемент запрета 6 к выходу элемента задержки 3 (фиг.З.д), в результате чего на соответствующем выходе дешифратора (FO-F7) формируется в анализируемый момент времени единичный импульс с длительностью Т (фиг.З, ео-е), соответствующий структуре комбинации из 3-х двоичных символов (фиг.3,п-гз).

Алгоритм работы дешифратора 5 поясняется с помощью табл. 1.

Из табл.1 следует, что дешифратор работает только при наличии единичных потенциалов на обоих управляющих входах (ЕО и Е1) (в противном случае на выходах FO-F7 дешифратора формируются уровни логического О). При этом, если, например, структура входной комбинации (АО-А2) соответствует значению 010, то единичный импульс будет сформирован на выходе F2 дешифратора, при комбинации 101 - на выходе F5 и т.д., причем при комбинации 001 единичный импульс формируется на выходе F1, однако (в соответствии с предложенным алгоритмом преобразования) последний передается далее нулевым символом с длительностью Т, вследствие чего данный выход дешифратора (фиг..1,в1) остается изолированным,

Сигналы с выходов дешифратора (фиг.З.ео, в2-е) поступают соответственно на первые входы элементов И 11-17, при этом вторые входы элементов И 11-13 подключены через элемент запрета 6 к выходу элемента задержки 3 (фиг.3,д1), вторые входы элементов И 14 и 15 соединены с выходом элемента НЕ 7 (фиг.З.да), а вторые входы элементов И 16 и 17 подключены к выходу элемента ИЛИ 10 (фиг.З.дз), в результате чего на выходе элементов И 11-13 формируются импульсы с длительностью Т/2 в первой половине тактового интервала Т (фиг.3,жо,ж2,жз), причем на выходе элементов И 14 и 15 импульсы с длительностью Т/2 формируются во второй половине тактового интервала Т (фиг.З.ж.жв), а на выходе элементов И 16 и 17 формируются импульсы с длительностью Т (фиг.З,же,ж).

С выхода элементов И 12, 14 и f6 (фиг.3,ж2,ж4,жб) сигналы поступают соответственно ко входам элемента ИЛИ 44 непосредственно, а ко входам элемента ИЛИ 45 - через последовательно соединенные блоки дифференцирования 23-25 и детекторы импульсов 31-33 (фиг.З,32,34,зб), причем сигнал с выхода детектора импульсов 33 (фиг.З,ае) подается ко входам элемента ИЛ И 45 непосредственно и через элемент задержки 39 на величину Т/2 (фиг.3,361), при этом сигналы с выхода элементов И 13, 15 и 17 (фиг.З,жз,Ж5,Ж7) поступают соответственно ко входам элемента ИЛИ 47 непосредственно, а ко входам элемента ИЛИ 46 - через последовательно соединенные блоки дифференцирования 27-29 и детекторы импульсов 35-37 (фиг.3,зз,35,з), причем сигнал с выхода детектора импульсов 37 (фиг.З,з) подается ко входам элемента ИЛИ 46 непос- 5 редственно и через элемент задержки 41 на величину Т/2 (фиг.3,).

Сигнал с выхода элемента И 11 (фиг.З.жо) поступает ко вторым входам элементов И 21 и 22„ .первые входы которых

0 соединены соответственно с единичным и инверсным выходами триггера 18, единичный и инверсный входы которого подключены соответственно к выходам двоичных счетчиков 50 и 49 (фиг.З,И21,иц), причем вы5 ход элемента И 21 (фиг.З,жен) непосредственно и через элемент задержки 42 на величину Т/2 (фиг.З,жоз) соединен соответственно со входами элементов ИЛИ 44 и 47, а выход элемента И 22 (фиг.З,жоа) непосред0 ственно и через элемент задержки 43 на величину Т/2 (фиг.З, подключен соответственно ко входам элементов ИЛИ 47 и 44, при этом выходы элементов И 21 и 22 соединены также соответственно с первыми

5 входами элементов ИЛИ 19 и 20, вторые входы которых подключены соответственно к выходам элементов задержки 43 и 42, а выходы элементов ИЛИ 19 и 20 через последовательно соединенные блоки дифферен0 цирования 26 и 30 и детекторы импульсов 34 (фиг.З.зсл) и 38 (фиг.З,302) соединены соответственно со входами элементов ИЛИ 45 и 46.

В результате взаимодействия вышеука5 занных элементов и связей между ними, сигналы, сформированные на выходе элементов И 11-17, 21, 22, разделяются с помощью элементов ИЛИ 44 и 47 на два равнозначных потока единичных импуль0. сов, которые одновременно дифференцируются по переднему фронту импульсов (с помощью детекторов 31-38 пропускаются только положительные дифференциалы) и полученные дифференциалы поступают со5 ответственно ко входам элементов ИЛИ 45 . и 46, причем при дифференцировании импульсов с длительностью Т, поступающих с выхода элементов И 16 и 17(фиг.З,жб,Ж7), на входы элементов ИЛИ 45 и 46 поступают

0 соответственно по два дифференциала, сдвинутых друг относительно друга на вели- чину Т/2, формирование которых обеспечивается соответственно с помощью последовательно соединенных детекторов

5 импульсов 33, 37 (фиг.З,зе.з) и элементов задержки 39, 41 на величину Т/2 (фиг.3,361.371), что позволяет осуществлять отслеживание, учет и балансировку постоянной составляющей при формировании выходного сигнала.

Положительные дифференциалы, сформированные на выходе элементов ИЛИ 45 и 46 (фиг,3,И1,и2), поступают соответственно на входы двоичных счетчиков 49 и 50, устанавливаемых первоначально (при включении электропитания устройства) в исходное состояние сигналом начального сброса, выработанным внешним устройством, который через элементы ИЛИ 52 и 53 подается соответственно на их установочные входы.

С помощью двоичных счетчиков 49 и 50 осуществляется раздельный подсчет импульсов для каждого из двух равнозначных потоков дифференциалов (фиг.З,И1,И2), причём диапазон счета импульсов двоичного счетчика устанавливается обычно равным 2п (,3,4,.,.). При этом следует иметь в виду, что при меньшем значении п осуществляется более точная балансировка сигнала по постоянной составляющей.

При достижении установленного счета импульсов на выходе двоичных счетчиков 49 и 50 формируются единичные сигналы переполнения (фиг,1 ,И11 ,И21), которые поступают соответственно на инверсный и единичный входы триггера 18 непосредственно, а на их установочные входы - через элементы ИЛИ 52 и 53, что вызывает переключение триггера 18 в соответствующее положение и сброс счетчиков в исходное состояние, после чего цикл работы счетчиков повторяется аналогично.

Импульсы с длительностью Т/2 и Т, сформированные с помощью элементов ИЛИ 44 и 47 поступают соответственно с их выходов (фиг.З.л.м) к первому и второму ин формационным входам сумматора 48 не: посредственно и через преобразователь уровня 51, обеспечивающий преобразование положительны импульсов (фиг.З.м) в отрицательные.(фиг.3,м1), в результате чего на выходе сумматора формируется разнопо- лярный 8-ми позиционный сигнал с длительностью импульсов Т/.2 и Т (фиг.3,о), частота Следования которых соответствует значению /Т.

В соответствий с предложенным алгоритмом преобразования, при равной вероятности появления 1 и О в структуре исходных двоичных последовательностей (р(1)р(0)0,5) и при достаточно длинном интервале анализа постоянная составляющая в спектре разнополярного 8-ми позицией- ного сигнала отсутствует,

При появлении комбинаций 000 в структуре исходных двоичных последова-. тельнбстей (фиг.3,п-гз) на выходе сумматора формируются разнополярные импульсы (биимпульсы) вида ± 1 или :Ј 1 с длительностью Т/2, полярность которых устанавливается переключением триггера 18, управляемым сигналами с выхода двоичных счетчиков, что, в свою очередь, существенно улучшает текущую балансировку 8-ми поэиционного сигнала по постоянной составляющей и повышает его помехоустойчивость. Для обеспечения одинаковой помехоза- щищенноти импульсов, передаваемых с длительностью Т/2 и Т, введена корректи0 ровка выходных импульсов, в соответствии с которой амплитуда положительных и отрицательных импульсов с длительностью Т уменьшается на величину ± Д U (с учетом искажений, вносимых линией связи при за5 данной скорости передачи), что достигается в результате воздействия единичного сигнала, поступающего с выхода элементов. И 16 и 17 (фиг.3,жб,жу) через элемент ИЛИ 40 (фиг.З.н) на управляющий вход сумматора

0 48).

На приемной стороне устройства (фиг.2), поясняемой с помощью временных диаграмм (фиг.4), входной 8-ми позиционный сигнал с длительностью импульсов Т/2

5 и Т (фиг.4,oi) поступает на вход выделителя тактовой частоты (ВТЧ) 56, который после прекращения подачи с передающей стороны синхросигнала тактовой частоты с длительностью импульсов Т/2 (меандра),

0 передние фронты импульсов в котором совпадают с началом тактового интервала Т, переходит в режим синхронизации входной последовательностью импульсов.

При этом разнополярный 8-ми позици5 онный сигнал поступает одновременно на входы детекторов уровня 54 и 55, включенных соответственно в прямом и обратном направлениях, с помощью которых разделяется соответственно на последовательности

0 положительных (фиг.4,л) и отрицательных (фигАмО импульсов,

Затем последовательность положительных импульсов с выхода детектора 54 (фиг.4,л) непосредственно, а последователь5 ность отрицательных импульсов с выхода детектора 55 - через преобразователь уровня 57, обеспечивающий преобразование от- рицательных импульсов (фиг.4,MI) в положительные (фигАм), поступает ко вхо0 дам элемента ИЛИ 60, сформированный од- нополярный сигнал с выхода которого (фйгАп) через элемент НЕ 62 (фиг.4,щ) подается к первым входам элементов И 64-66 непосредственно, а к первым входам эле5 ментов И 67 и 68 и ко второму входу элемента И 64 - через элемент задержки 63 на величину Т/2 (фиг.4,П2), причем сигнал с выхода преобразователя уровня 57 (фигАм) поступает ко второму входу элемента И 53 и к первому входу элемента И 70 непсоредственно, а ко вторым входам элементов И 66 и 70 - через элемент задержки 61 на величину Т/2 {фиг.4,М2), при этом сигнал с выхода детектора 54 (фиг.4,л) подается ко второму входу элемента И 67 и к первому входу элемента И 69 непосредственно, а ко вторым входам элементов И 65 и 69 - через элемент задержки 58 на величину Т/2 (фиг.4,л1).

С выхода ВТЧ последовательность тактовых импульсов (фиг.4,р) через элемент НЕ 59 (фиг.4,р1) поступает к синхровходу шифратора 71 и к третьим входам элементов И 64-70, с помощью которых обеспечивается соответственно избирательное разделение входного 8-ми позиционного сигнала с длительностью импульсов Т/2 и Т (фиг.4,01) по уровню, длительности и временному положению импульсов внутри -тактового интервала Т в соответствии с предложенным алгоритмом декодирования (IT - 3В) и формование .на их выходах во второй половине тактового интервала Т импульсов с длительностью Т/2 (фиг,4,С1-С7), каждый из которых отображает соответствующую комбинацию из 3-х двоичных символов (001, 010, 011, 100, 101, 110, 111), из которых был сформирован по предложенному алгоритму кодирования (3В ) входной 8-ми позиционный сигнал (фиг.4,01), причем в случае поступления на вход устройства разнополярных импульсов (биимпульсов) с длительностью Т/2 в тактовом интервале Т виде ± 1 или q: 1, соответствующих кодируемой комбинации 000, ни один из элементов И 64-70 в этом случае не сработает (на выходах всех элементов И 64-70 будут нулевые потенциалы), что и будет отображать наличие такой комбинации на входе устройства.

Импульсь сформированные с помощью элементов И 64-70, поступают соответственно с их выходов (фиг.4,с1-су) ко входам D1:D7 шифратора 71, вход DO которого в схеме устройства не используется.

Алгоритм работы шифратора 71 поясняется с помощью табл.2,

Из табл.2 следует, что при наличии единичного потенциала на каком-либо из входов DO-D7 шифратора на его выходах FO-F2 формируется соответствующая комбинация из 3-х двоичных символов, причем при наличии нулевых потенциалов на всех входах (DO-D7) шифратора на его выходах формируются комбинации 000.

Таким образом, в зависимости от структуры входного 8-ми позиционного сигнала на выходах шифратора 71 (FO-F2) формируются соответствующие параллельные комбинации из 3-х двоичных символов с длительностью импульсов Т/2, из которых восстанавливаются соответственно исходные двоичные последовательности с длительно- 5 стью импульсов Т/2 в тактовом интервале Т, следующих с номинальной тактовой частотой (фиг.4,а1,б1,в1), которые поступают соответственно к приемникам дискретной информации, синхровходы ко0 торых подключены к выходу элемента НЕ 59 (фйг.4,р1).

Формула изобретения Устройство для уплотнения каналов связи, содержащее на передающей стороне по5 следовательно соединенные генератор импульсов и первый элемент задержки, параллельный регистр, информационные входы которого являются информационными .- входами передающей стороны, девять эле0 ментов И, первый элемент запрета, два элемента ИЛИ, первый элемент НЕ, триггер, единичный и инверсный выходы которого подключены соответственно к первым входам восьмого и девятого элементов И, и

5 последовательно соединенные преобразователь уровня, к входу которого подключен выход второго элемента ИЛИ, и сумматор, выход которого является выходом передающей стороны, при этом выходы четвер гого,

0 шестого и восьмого, и пятого, седьмого и девятого элементов И соединены соответственно с пепвым, вторым и третьим входами первого элемента ИЛИ, выход которого подключен к второму входу сумматора, и с пер5 вым, вторым и третьим входами второго элемента ИЛИ, а на приемной стороне - выделитель тактовой частоты, вход которого является информационным входом приемной стороны и соединен с входом первого

0. детектора уровня, выход которого подключен к первому входу элемента ИЛИ, и с входом второго детектора уровня, выход которого через преобразователь уровня подключен к второму входу элемента ИЛИ,

5 три элемента задержки, семь элементов И, первый элемент НЕ, к входу которого подключен выход выделителя тактовой частоты, и второй элемент НЕ, вход и выход которого соединены соответственно с выходом эле0 мента ИЛИ и с входом третьего элемента задержки, выход которого подключен к пер- вому входу пятого элемента И, о т л и ч a tout e e с я тем, что, с целью повышения пропускной способности каналов связи,

5 введены на передающей стороне восемь детекторов импульсов, восемь дифференцирующих блоков, второй элемент задержки, третий злемент ИЛИ, входы которого соединены с выходами первого, второго, третьего

четвертого детекторов импульсов, к входам которых подключены соответственно выходы первого, второго, третьего и четвертого дифференцирующих блоков, и с выходом второго элемента задержки, к входу которого подключен выход третьего детектора импульсов, третий элемент задержки, четвертый элемент ИЛИ, входы которого соединены с выходами пятого, шестого, седьмого и восьмого детекторов импульсов, к входам которых подключены соответственно выходы пятого, шестого, седьмого и восьмого дифференцирующих блоков, и с выходом третьего элемента задержки, к входу которого подключен выход седьмого детектора импульсов, последовательно соединенные первый двоичный счетчик, к сигнальному входу которого подключен выход третьего элемента ИЛ И,и пятый элемент ИЛИ, выход которого подключен к установочному входу первого двоичного счетчика, выход которого соединен с инверсным входом триггера, последовательно соединенные второй двоичный счетчик, к сигнальному входу которого подключен выход четвертого элемента ИЛИ, и шестой элемент ИЛИ, выход которого подключен к установочному входу второго.двоичного счетчика, выход которого соединен с единичным входом триггера, седьмой, восьмой, девятый и десятый элементы ИЛИ, четвертый и пятый элементы задержки, входы и выходы которых соединены соответственно с выходами восьмого и девятого элементов И, к вторым входам которых подключен выход первого элемента И, и с четвертыми входами второго и первого элементов ИЛИ, которые соединены соответственно с первыми входами восьмого и седьмого элементов ИЛИ, вторые входы и выходы которых соединены соответственно с выходами девятого и восьмого элементов И и с входами восьмого и четвертого дифференцирующих блоков, выходы второго и третьего элементов И подключены соответственно к пятым входам первого и второго элементов ИЛИ и к входам первого и пятого дифференцирующих блоков, выходы четвертого, пятого, шестого и седьмого элементов И соединены соответственное входами второго, шестого, третьего и седьмого дифференцирующих блоков, второй элемент НЕ, последовательно соединенные третий двоичный счетчик, к сигнальному входу которого подключен вьг- ход первого элемента задержки, и второй элемент запрета, прямой вход которого соединен с выходом первого элемента задержки и с прямым входом первого элемента запрета, инверсный вход и выход которого соединены соответственно с выходом второго элемента НЕ, к входу которого подключен выход третьего двоичного счетчика, и с входом первого элемента НЕ, который соединен с тактовым входом параллельного регистра, с вторыми входами первого, второго

и третьего элементов И и с первым входом девятого элемента ИЛИ, второй вход которого соединен с выходом первого элемента Н Е и с вторыми входами четвертого и пятого элементов И, а также дешифратор, инфор0 мационные входы и выходы которого соединены соответственно с выходами параллельного регистра и с первыми входами первого, второго, третьего, четвертого, пятого, шестого и седьмого элементов И,

5 причем выход девятого элемента ИЛИ подключен к управляющим входам дешифратора и к вторым входам шестого и седьмого элементов И, выходы которых соединены с входами десятого элемента ИЛИ, выход ко0 торого подключен к третьему входу сумматора, при этом установочный вход третьего двоичного счетчика и вторые входы пятого и шестого элементов ИЛИ являются сбросовым входом передающей стороны, выход

5 второго элемента запрета подключен к шестому входу первого элемента ИЛИ, а на приемной стороне введен шифратор, информационные входы, которого соединены с выходом первого элемента И, к первому

0 входу которого подключен выход второго элемента НЕ, с выходом второго элемента И, к первому входу которого подключен выход второго элемента НЕ, с выходом третьего элемента И, к первому входу которого

5 подключен выход второго элемента НЕ, с выходом четвертого элемента И, к первому входу которого подключен выход третьего элемента задержки, который соединен с вторым входом первого элемента И, с выхо0 дом пятого элемента И, с выходом шестого элемента.И, к первому входу которого подключен выход первого детектора уровня, ко- торый соединен с вторым входом четвертого элемента И и с выходом седьмо5 го элемента И, первый вход которого соединен с выходом преобразователя уровня, с входом второго элемента задержки, выход которого подключен к вторым входам третьего и седьмого элементов И, и с вторым

0 входом пятого элемента И, третий вход которого соединен с третьим входом первого элемента. И, с третьим входом второго элемента И, к второму входу которого подключен выход первого элемента задержки, с

5 третьим входом третьего элемента И, с третьим входом шестого элемента И, к второму входу которого подключен выход первого элемента задержки, с третьим входом седьмого элемента И, с синхровходом .инф- ратора, выходы которого являются выходами приемной стороны, и с выходом первого элемента НЕ, выход первого детектора

уровня подключен к входу первого элемента задержки.

Использование: в радиотехнике, Сущность изобретения: устройство обеспечивает повышение пропускной способности каналов связи путем преобразования двоичных сигналов в 8-ми позиционный, что позволяет в полосе частот канала связи, ответствующей полосе частот исходного двоичного сигнала, передавать информацию о трех двоичных сигналах с такой же номинальной полосой частот, Преобразование двоичных сигналов в 8-ми позиционные на передающей стороне обеспечивается с помощью генератора 2 импульсов, элементов И 11-17, 21, 22, элементов ИЛИ 19, 20, 40, 44, 47, 45, 46, 10, 52, 53, элементов НЕ 7, 9, элементов задержки 3, 39, 41, 42,43, преобразователя 51 уровня и сумматора 48, а восстановление исходных двоичных последовательностей на приемной стороне обеспечивается с помощью выделителя тактовой частоты, элементов И, элемента ИЛИ, элементов НЕ, элементов задержки, преобразователя уровня и шифратора. 4 ил.

Таблица 1

Таблица 2

ipom/7,

ipaaZ

LJ LJ LJ LJ

LJ -tLI3

a.

Л.,|,--,-U--r-L.--r-i-r-

LJ LJ CJ

I- i-H i-g/ШI/

.

4з+ з

«-

m,

t3

171796081

4

ь,

Фи г.