Устройство приема и обработки избыточных кодов Советский патент 1993 года по МПК H04L1/00 G08C19/28 

л

С

00

ю со

Ј

00

Изобретение относится к электросвязи. а именно к устройствам обработки составных сигналов с избыточностью и может быть использовано в системах передачи данных, в частности в системах передачи дискретной информации, использующих помехоустойчивое кодирование.

Цель изобретения - повышение быстродействия.

На фиг.1 представлена структурная электрическая схема устройства приема и обработки избыточных кодов; на фиг.2 - ранжирующего узла; на фиг.З - коммутатора: на фиг.4 - блока управления.

Устройство приема и обработки избыточных кодов содержит пороговый селектор 1, блок 2 выделения информации, блок 3 управления, ранжирующий узел 4, коммутатор 5, сумматор 6, регистр 7 хранения, регистр 8 приема, регистр 9 выдачи блок 10 декодирования; ранжирующий узел 4 содержит блок 11 построения вариационного ряда, аналого-цифровой преобразователь (АЦП) 12, регистр 13 хранения номеров, двоичный счетчик 14; коммутатор 5 содержит первый, второй и третий RS-триггеры 15-17, первый и второй элементы И 18, 19, первый и второй двоичные счетчики 20, 21, мультиплексор 22; блок 3 управления содержит первый триггер 23, первый элемент И 24, первый счетчик 25, второй триггер 26, второй элемент И 27, второй счетчик 28, третий триггер 29, первый генератор 30 тактовых импульсов, третий элемент И 31, второй генератор 32 тактовых импульсов, третий счетчик 33.

Устройство приема и обработки избыточных кодов работает следующим образом.

В исходном состоянии все триггеры, счетчики, регистры, мультиплексоры обнулены.

I этап. Запись в регистр 8 приема и ранжировка в ранжирующем узле 4 информационной последовательности.

На вход устройства (первый вход ранжирующего узла 4 и вход порогового селектора 1) поступает маркер кодовой комбинации. Блок 2 выделения информации выдает на первый выход (первый вход блока 3 управления и шестой вход ранжирующего узла 4) импульс, свидетельствующий о начале кодовой комбинации гл. По этому импульсу в блоке 3 управления сработавший триггер 23 разрешает выдачу на первый выход синхроимпульсов информации, в интервале между которыми на четвертый выход блока 3 управления выдается по восемь импульсов управления, формируемых с помощью первого

генератора 8 тактовых импульсов (ГТИ), триггера 26, элемента И 27. счетчика 28

Первый синхроимпульс информации, подаваемый на второй вход регистра 8 приема и второй вход ранжирующего узла 4. записывает первый информационный импульс в регистр 8 приема и одновременно записывает в блок 11 построения вариационного ряда номер и абсолютное значение

амплитуды этого импульса. Первый импульс управления поступает с четвертого выхода блока 3 управления на шестнадцатый вход блока 11 построения вариационного ряда, где производится сдвиг и запись информа5 ции.

Второй синхроимпульс информации аналогично первому производит запись информационного импульса в регистр в приема и записывает номер и амплитуду

0 второго информационного импульса в блок 11 построения вариационного ряда, где под действием импульсов управления происходит его размещение.

После того как произведена запись m-ro

5 (64-го) импульса в регистр 8 приема и ранжировка его в ранжирующем узле 4, в блоке 3 управления счетчик 25обнуляеттриггер23 и перебрасывает триггер 29 в единицу, прекращая, таким образом, подачу синхроим0 пульсов информации на первый выход блока 3 управления, а импульсом, выдаваемым счетчиком 25 на второй выход блока 3 управления, осуществляется параллельная запись из блока 11 в регистр 13 хранения

5 номеров и параллельная записьчиз регистров 8 приема в регистр 7 хранения.

В конце первого этапа в регистр 7 хранения будет записана информационная по- следовательнос ть из m импульсов, а в

0 регистре 13 хранения номеров ранжирующего узла 4 - восемь номеров наименее надежных импульсов в порядке возрастания.

II этап. Порождение векторов ошибок.

5 суммирование их по mod 2 с информационной последовательностью и проверка в декодирующем устройстве.

Переброс триггера 29 блока 3 управления в единицу разрешает следование такто0 вых импульсов от второго ГТИ 32 на третий выход и каждого 64-го импульса на пятый выход блока 3 управления. Одновременно с триггером 29 в коммутаторе 5 под действием импульса, прошедшего с второго выхода

5 блока 3 управления на третий управляющий вход коммутатора 5. триггеры 15, 16 коммутатора 5 перебрасываются в единицу, а триггер 17 - в ноль Первый тактовый импульс, подаваемый с пятого выхода блока 3 управления на первый упрянлчющии вход

коммутатора 5 через этементы И 18, 19 коммутатора 5, сосчитывается счетчиками 20, М. Этим же тактовым импульсом на выходе коммутатора 5 подается двоичный код номера ненадежного импульса. В результа- 5 е на выходах мультиплексора 22 будет формирован первый вектор ошибок. После :ложения вектора ошибок в сумматоре 6 по nod 2 с исходной информационной после- ювательностью результат суммирования 10 юд действием ТИ, пришедшегб на второй травляющий вход регистра 9 выдачи, зано- :ится в регистр 9 выдачи. Под действием ТИ, юдаваемых с третьего выхода блока 3 уп- авления на первый управляющий вход реги- 15 .тра 9 выдачи, происходит последовательная 1ыдача исправленной комбинации в блок 10 ;екодирования.

Второй ТИ, поданный с пятого выхода лока 3 управления на первый управляю- 20 ций вход коммутатора 5, порождает второй (ектор ошибок аналогично первому.

После восьмого ТИ счетчик 20 коммута- ора 5 обнуляет триггер 16, запрещая даль- (ейшую коммутацию мультиплексора 22. 25 Лекторы ошибок теперь формируются на 8 Фиксированных выходах коммутатора 5,

В случае обнаружения разрешенной омбинации в блоке 10 декодирования Юна :го выходе формируется импульс, подавав- 30 1ый на третий вход блока 3 управления и торой управляющий вход коммутатора 5. В локе 3 управления происходит обнуление риггера 29, что запрещает подачу ТИ, а в оммутаторе 5 обнуляется триггер 25, кото- 35 ый, управляя вычитающим входом счетчи- а 21, вычитает один импульс из него, юзвращаясь тем самым к необходимому 1вктору ошибок, а следовательно, к разре- иенной комбинации на выходе сумматора 40 i. С началом II этапа обработки устройство южет производить I этап обработки для ледующей информационной последова- ельности.

Формулаизобретения45

тем, что, с целью повышения (шсгрг.дейст вия. введены сумматор и блок управления к первому входу которого подключен второй выход блока выделения информации э вто рой вход блока управления является входом синхроимпульсов устройства, при этом первый выход блока управления подключен к второму входу регистра приема и второму входу ранжирующего узла, п выходов которого подключены соответственно к п инфор- мационным входам коммутатора, m выходов которого и m выходов pei истра хранения подключены к соответствующим входам сумматора, m выходов которого подключены к соответствующим m входам регистра выдачи, а второй выход блока управления подключен к третьему входу ранжирующего узла, управляющему входу регистра хранения и третьему управляющему входу коммутатора, к второму управляющему входу которого, а также к третьему входу блока управления подключен выход блока декодирования, а третий и четвертый выходы блока управления подключены соответственно к первому управляющему входу регистра выдачи и четвертому входу ранжирующего узла, к пятому входу которого, первому управляющему входу коммутатора и второму управляющему входу регистра выдачи подключен пятый выход блока управления, первый вход которого соединен с шестым входом ранжирующего узла.

триггера подключены соответственно к суммирующему и вычитающему входам первого счетчика, выход переноса которого подключен к R-входу первого триггера, а выходы

первого двоичного счетчика подключены к входам мультиплексора, вторые информационные входы которого являются информационными входами коммутатора

Фиг. 2

Фиг Л