Декодирующее устройство Советский патент 1991 года по МПК H03M13/51 

Изобретение относится к вычислительной технике и технике связи и может быть использовано в устройствах защиты от ошибок систем передачи и обработки дискретной информации, а также в системах дальней связи с дублированием сообщений (например, в системах с решающей обратной связью).

Целью изобретения является повышение помехоустойчивости устройства.

На чертеже изображена схема предлагаемого устройства.

Устройство содержит регистры 1 и 2 сдвига, регистр 3 контрольного теста, счетчик 4 импульсов, регистр 5 сдвига, блоки 6 и 7 обнаружения ошибок, триггеры 8 и 9, сумматоры 10-12 по модулю два, мультиплексор

13, элементы И 14-22, элемент Запрет 23, элемент И 24, элементы ИЛ И 25-31, элемент И 32, элемент ИЛИ 33, блок 34 обнаружения ошибок, детектор 35 качества, элемент И 36, регистр 37 сдвига, сумматор 38 по модулю два, элементы И 39-42, входы 43-46 соответственно установочный, информационный, опросный и синхронизации и выходы 47-50 соответственно информационный, отсутствия ошибок, отказа от декодирования и коррекции.

В устройстве осуществляется формирование третьего кодового блока, производится корректировка (исправление) методом перебора значений разрядов каждого из двух повторов п, k-кода только на тех позициях, где произошло несовпадение. При этом формирование третьего блока происходит одновременно с приемом второго повторения, а корректировка с последующей проверкой на достоверность осуществляется на тактовой частоте, определяемой быстродействием логических элементов и значительно превышающей тактовую частоту приема повторений п, k-кода. При этом суммарное число ошибок в первом и втором повторении (/Ј d-1, где d - минимальное кодовое расстояние п, k-кода; п - количество символов в кодовой посылке; k - количество информационных символов.

Содержание реализованного в устройстве нового алгоритма декодирования состоит в следующем. Кодовые блоки xi и Х2 принимаются из канала связи, представляются следующим образом:

xi v + ei; ха v + 62, где v - л, k-код;

ei и еа - вектора ошибок соответствующих повторов (блоков xi и ха)

В случае необнаружения ошибок п, k-ко- дом в первом повторе xi информация выдается получателю. В противном случае принимается второй повтор Х2, а повтор xt запоминается.

Одновременно с приемом второго повтора хг происходит формирование третьего кодового блока хз. Блок хз формируется следующим образом. При приеме символов второго повторения фиксируется сигнал стираний в, который отмечает символы с неопределенным принятием решения. Кроме того, определяется результат сложения по модулю два Q одноименных символов повторов в и Ј2. Результат логического перемножения е - в Q

с большой вероятностью указывает на искаженные символы второго повторения Х2, которые инвертируются в соответствии с е.

Скорректированная комбинация хз Х2@е, так же как и второй повтор х, подвергается одновременно проверке на наличие ошибок.

Может оказаться четыре варианта результатов проверки.

Ошибка не обнаружена ни во втором повторе Х2, ни в кодовом блоке хз. Тогда получателю выдается блок хз достоверных

0 символов.

Ошибка обнаружена во втором повторе Х2. Получателю выдается блок хз достоверных символов.

Ошибка обнаружена в блоке хз. Тогда

5 информация, содержащаяся во втором повторе Х2, выдается получателю.

Ошибка обнаружена и в блоке хз и в блоке Х2. Тогда выделяется вектор надежности путем сложения ,по модулю два первого

0 xi и второго Х2 повторов сообщения, т.е.

xi + Х2 v + v + 62 ei + 62 Е, причем вектор надежности Е формируется одновременно с поступлением второго повтора Х2. Если векторы et и 62 не содержат

5 единиц в одноименных позициях, то все ошибки кодовых блоков xi их2 покрываются вектором Е еч + 62. Если вес вектора Е не превышает числа гарантированно обнаруживаемых ошибок п, k-кодом, т.е. ес0. ли b d-1, то осуществляется одновременный поиск векторов ошибок ei для первого кодового блока xi и 62 - для второго ходового блока Х2. Так как ошибки могут иметь место только на тех позициях

5 блоков xi и Х2, где у вектора Е стоят единицы, то поиск векторов ошибок ei и 62 сводится к перебору символов этих позиций. Всего возможно 2-2 двоичных числа (кроме 0.. .00 и 1...11) на позициях, где у вектора Е стоят

0 единицы. Каждое из Tj чисел ( - 2) представляет собой тест, который одновременно суммируется по модулю два с блоками xi и Х2. Результаты суммирования xi + Tj и хг + Tj проверяются на наличие ошибок п,

5 k-кодом. Если в одном из результатов ошибка не обнаруживается, то это свидетельствует о том, что найден один из векторов ошибок ei или 62, т.е. eiVe2 Tj, и дальнейшее декодирование прекращается, так как

0

(xi + Tj)V(x2 + Tj) (v + ei ©ei)V(v + e2©e2} v.

Отказ от декодирования происходит в том случае, если вектор ошибок не найден 5 до jи 2 - 2, где W - вес вектора ошибок. Это свидетельствует о том, что ошибка произошла в одноименных разрядах xi и Х2 (неисправимая ошибка) и дальнейшее тестирование кодовых блоков xi и хг до величины J 2 - 2 бесполезно. Кроме того,

отказ от декодирования происходит и в том случае, если вес вектора ошибок Е превышает кратность гарантировано обнаруженных ошибок п, k-кодом, т.е. если b d-1. Отказ от декодирования равнозначен запросу следующего кодового блока х и т.д. Регистры 1, 2 и 37 сдвига служат для приема кодовых блоков XL X2 и хз соответственно. Триггер 8 через элементы И 14 и 15, ИЛИ 27-28 управляет записью кодовых блоков xi их2 в соответствующие приемные регистры, а также управляет формированием третьего кодового блока хз и записью его в третий тегистр 37. Выходы регистров 2 и 3 через соответствующие элементы ИЛИ 27, 28 связаны со своими информационными входами V для сохранения кодовых блоков xi и Х2 в режиме коррекции, Для выделения вектора надежности Е ei©62 выход регистра 1 и выход элемента ИЛИ 28 связаны с входами сумматора 10 по модулю два. Разрядность приемных регистров определяется ДЛИНОЙ КОДОВЫХ блОКОВ Х1 - Х2.

Детектор качества определяет ненадежные элементы в кодовых блоках xi и Х2. Элемент И 36 обеспечивает выдачу сигналов отпирания для формирования третьего кодового блока хз только на символах второго повтора сообщения, для зтого второй его вход соединен с инверсным выходом триггера 8. На элементе И 39 осуществляется логическое перемножение вектора надежности Е и вектора стираний по второму блоку Х2 в. Сумматор 3В по модулю два суммирует элементы второго повтора х2 с кодограммой, полученной на выходе элемента И 39, таким образом, что на выходе сумматора 38 по модулю два формируется кодограмма блока хз, которая записывается в приемный регистр 37 и блок 34 обнаружения ошибок.

Объем регистра 5 сдвига определяется обнаруживающей способностью п, k-кода, т.е. величиной d-1. В регистр 5 сдвига через элемент И 20 записывается вес вектора ошибок Е, который образуется на выходе сумматора 10 по модулю два. Регистр 5 сдвига может быть выполнен на D-тригге- рах, причем счетный его вход образуется соединением D-входа и тактового входа нулевого разряда, а прямые выходы предыдущих разрядов соединяются с D-входами последующих разрядов. Тактовые входы всех разрядов объединены. Информационные выходы регистра сдвига, начиная с первого разряда, подключены к информационным входам счетчика 4 импульсов. Таким образом, количество единиц, записываемых в регистр 5 сдвига, равно весу вектора ошибок Е, а в счетчик 4

записывается на одну единицу меньше (.ну левой разряд регистра 5 сдвига не подкопчен к информационному входу счетчика 4). Если вес еектора ошибок превышает обна- 5 руживающую способность п, k-кода, -. .е, ве личину d-1, то с выхода переполнения регистра 5 сдвига через элемент ИЛИ 30 снимается импульс переполнения, который свидетельствует об отказе от декодирова- 10 ни.я.

Опрос блоков 6, 7 и 34 обнаружения ошибок осуществляется по окончании приема регистрами 1 или 2 и 3 комбинаций xi или Х2 и хз или суммы по модулю два комби- 15 наций xi v X2 с контрольным тестом Tj, т.е. xi - TJ или Х2 - TJ. Начальная установка блоков 6, 7 и 34 обнаружения ошибок (на схеме не показана) осуществляется непосредственно перед приемом комбинации xi, xa, хз или 0 (xi - TJ) (х2 - Tj). Каждый из блоков 6, 7 и 34 обнаружения ошибок вырабатывает по сигналу опроса, поступающему по входу 45, либо сигнал наличия ошибки, который снимается с первого его выхода, либо сигнал 5 отсутствия ошибки, который снимается с второго его выхода.

Счетчик 4 импульсов определяет номер контрольного теста, объем счетчика 4 определяется максимально допустимым числом 0 контрольных тестов TJ, не приводящих к размножению необнаруживземых ошибок, т.е. за пределами обнаруживающей способности блоков 6 и 7 обнаружения ошибок в кодовых словах xi + TJ и Х2 +Tj. т.е. 5 А/счн - 2

Таким образом, разрядность счетчика 4 импульсов не превышает величины

iog2 (2d-1 - 2),

где знак ... - округление до ближайшего 0 большего целого.

Регистр 3 сдвига контрольного теста совместно с элементом И 19 предназначен для формирования контрольных тестов TJ, служащих для идентификации вектора ошибок 5 62 для кодового слова хг. Разрядность регистра 3, так же как и в прототипе, определяется из соотношения

log(2d 1-2) + n0, где d - минимальное кодовое расстояние п, 0 k- кодз;

т - количество разрядов, равное разрядности счетчика импульсов;

По - дополнительный нулевой разряд, Программу сдвига- в регистре 3 задает 5 вектор надежности () ei®e2, который образуется на выходе сумматора 10 по модулю два. Для этого первый синхровход Ci регистра 3 связан с выходом сумматора 10 по модулю два, Результат сдвига записывается в нулевой разряд, являющийся зыходом регистра 3, который подключен к второму входу элемента И 19. Значение нулевого разряда регистра 3 совместно с вектором надежности Е )e2 определяет для каждого места позиции, на которых необходимо корректировать (инвертировать) значения векторов х« и хг. С этой целью другой вход элемента И 19 также подключен к выходу сумматора 10 по модулою два. Этот вход выполнен задержанным на время, обеспечивающее окончание переходных процессов при сдвиге информации в регистре 3. Таким образом,

Tj -no E

где Т - значение контрольного теста на i-том такте;

По и Е1 - значение соответственно нулевого разряда и вектора Е на i-том такте каждого цикла коррекции.

Второй синхровход Са регистра 3 контрольного теста обеспечивает считывание содержимого счетчика 4 импульсов в разряды с первого по m-й (Di + Dm). Этот вход С2 связан с входом 45 опроса блоков 6, 7, 34 обнаружения ошибок и также выполнен задержанным на время, обеспечивающее устойчивое срабатывание счетчика 4.

Для проверки результата коррекции XT TJ на достоверность выход сумматора 11 по модулю два через элемент ИЛИ 25 подключен к информационному входу блока 6 обнаружения ошибок, а для проверки результата коррекции Х2 + Т на достоверность выход сумматора 12 по модулю два через элемент ИЛ И 26 подключен к информационному входу блока 7 обнаружения ошибок.

Мультиплексор 13, подключенный к выходу 47, осуществляет коммутацию каналов в зависимости оттого, на каком цикле работы устройства блоки 6, 7 и 34 обнаружения ошибок вырабатывают сигнал отсутствия ошибок. Если ошибка отсутствует при приеме первого кодового блока xi, то информация получателю выдается по первому каналу. Если при приеме второго кодового блока Х2 блок 7 не обнаружит в нем ошибки, а блок 34 обнаружит ошибку в блоке хз, то информация получателю выдается по второму каналу. Д.л того первый информационный вход мультиплексора 13 соединен с выходом регистра 1, а второй информационный вход соединен с выходом регистра 2 сдвига. Управление коммутацией осуществляется через элемент И 21 и элемент 23 Запрет, выходы которых подключены соответственно к первому АО и второму AI адресным входам мультиплексора. Если при приеме второго кодового блока Х2 блок 7 обнаружит ошибки, а блок 34 не обнаружит ошибок, то получателю выдается информация по пятому каналу мультиплексора. Также если при приеме второго кодового блока Х2 ошибка блоками 6, 7 и 34 обнаружения ошибок не обнаруживается ни в блоке хг, ни в блоке хз, то получателю выдается информация также по пятому каналу мультиплексора, т.е. выдается один из достоверных блоков, а именно блок хз.

Управление коммутацией в двух послед0 них случаях осуществляется через элементы И 42, И 32 и ИЛИ 33. Для этого выходы элементов И 42 и И 32 подключены через элемент ИЛИ 33 к пятому адресному входу А4 мультиплексора 13. Если при коррекции

5 ошибка отсутствует в блоке xi + Tj, то информация выдается по третьему каналу, если ошибки отсутствуют в блоке Х2 + Tj, то информация выдается по четвертому каналу. Для этого третий и четвертый А2 и Аз адрес0 ные входы мультиплексора 13 подсоединены к выходам элементов И 22 и 24 соответственно.

Устройство может работать в следующих режимах. Режим ретрансляции кодо5 вых блоков XL X2 и х возможен в случае необнаружения ошибок блоками 6, 7 и 34 обнаружения ошибок в блоках xi, или Х2, или хз соответствен но. В режим коррекции ошибок в кодовых блоках xi и х устройство

0 переходит лишь в случае обнаружения ошибок блоками 6, 7 и 34 в первом хч, во втором ха и в третьем хз кодовых блоках соответственно.

Информация, поступающая по оконча5 нии циклового фазирования на вход 44 устройства, записывается в регистры 1 и 2 на тактовой частоте f i (вход 46 устройства) Запись скорректированного кодового блока хз в регистр 37 происходит одновременно с

0 записью второго кодового блока Х2 также на тактовой частоте f 1. Выходы информации из регистров 1, 2 или 37 осуществляются на тактовой частоте f2 Xi. Смена частоты следования синхроимпульсов на входе 46 уст5 ройства определяется наличием сигнала на выходе 49 устройства, либо переходом устройства в режим коррекции в случае наличия сигнала на выходе 50 устройства

Устройство работает следующим обра0 зом.

По входу 43 поступает импульс, который переводит триггер 8 в единичное состояние Это свидетельствует о том, что устройство готово к приему первого кодового блока xi

5 в регистр 1. По окончании циклового фазирования (поиска маркера блока xi) по входу 44 первый кодовый блок xi через детектор 35 качества, элемент И 14 поступает на вход V регистра .1, на тактовый С-вход которого по входу 46 поступают h синхроимпульсов с

частотой fi. Сигнал качества с второго выхода детектора 35 качества не проходит через элемент И 36, так как он заперт нулевым потенциалом с инверсного выхода трип ера 8.

Одновременно кодовый блок х1 через элемент ИЛИ 25 поступает на информационный вход блока 6 обнаружения ошибок, где осуществляется проверка на достоверность блока х п, k-кодом (например, для разделимого циклического кода - деление на образующий полином). По окончании записи блока регистр 1 по входу 45 устройства поступает импульс опроса состояния блоков 6, 7 и 34 обнаружения ошибок. Если блок б ошибки не обнаруживает, то на втором его выходе (выходе отсутствия ошибки) появляется единичный сигнал, который через элемент И 21 (на второй вход которого поступает единичный потенциал с прямого выхода триггера 8), поступая на первый адресный вход мультиплексора 13, подготавливает его к выдаче информации на выход 47 устройства по первому каналу, т.е. с выхода регистра 1. Этот же единичный потенциал, поступая через элемент ИЛИ 29 на выход 48 устройства, обеспечивает поступление на вход 46 устройства h синхроимпульсов частоты fs, под действием которых достоверно принятый блок xi по первом каналу через мультиплексор 13 считывается на выход 47 устройства (при использовании разделимого п, k-кода считываются только первые k разрядов, т.е. на вход 46 устройства поступают k синхроимпульсов частоты Т2). В этом режиме регистр 5 сдвига находится в нулевом состоянии, так как подключенный к его информационному входу элемент И 20 закрыт нулевым потенциалом, снимаемым с инверсного выхода триггера 8. Поэтом счетчик 4 и регистр 3 обнулены, на выходе элемента И 19 и постоянно присутствует нулевой потенциал и сумматор 11 по модулю два влияния на работу устройства не оказывает.

Если блок б обнаруживает ошибку, то на первом его выхоДе (выходе наличия ошибки) появляется импульс и переводит триггер 8 в нулевое состояние. Через элемент И 17 этот импульс не проходит, так как на первом выходе блока 7 присутствует нулевой потенциал. Этот импульс также не проходит через элемент И 40, так как на остальных его входах присутствуют нулевые потенциалы с выхода элемента И 17 и с первого выхода блока 34 обнаружения ошибок. Таким образом, устройство подготовлено для приема второго кодового блока ха и формирования кодового блока хз.

Второй кодовый блок по окончании его циклового фазирования поступает по входу 44 уст ройства на тактовой частоте fi на вход детектора 35 качества. Затем с его первого 5 выхода кодовый блок хг поступает через элементы И 15 и ИЛИ 28 на информационный вход регистра 2, а через элемент ИЛИ 26 проверяется на достоверность блоком 7 обнаружения ошибок. Одновременно век10 тор стирания в. поступающий с второго выхода детектора 35 качества, проходит через открытый единичным потенциалом с инверсного выхода триггера 8 элемент И 36 на второй вход элемента И 39, на первый вход

5 которого поступает сформированный одновременно с поступлением блока Х2 вектор несовпадения блоков xi и Х2 с выхода сумматора 10 по модулю два. Сформированные таким образом сигналы поступают с выхода

0 элемента И 39 на вход сумматора 38 по модулю два, где осуществляется сложение с кодовым блоком Х2. Таким образом, полученный кодовый блок хз с выхода сумматора 38 по модулю два записывается

5 одновременно в регистр 37 и блок 34 обнаружения ошибок, Так как на первых двух входах элемента И 20 присутствует одиночный потенциал, снимаемый с инверсных выходов триггеров 8 и 9, находящихся в

0 нулевом состоянии, то импульсы несовпадения кодовых блоков xi и Х2 (вектор ошибок Е) через элемент И 20 последовательно заполняют регистр 5 сдвига. Через элемент И 19 импульсы несовпадения не проходят, так

5 как счетчик 4 импульсов и регистр 3 контрольного теста находятся в нулевом состоянии. По окончании записи второго и третьего кодовых блоков соответственно второй и третий регистры 2 и 37 по входу 45

0 устройства поступает второй импульс опроса. При этом блок 6 обнаружения ошибок снова подтвержает наличие ошибки. Возможны четыре варианта решений блоков 7 и 34: оба блока не обнаружили ошибку, либо

5 только блок 7 обнаружил ошибку, либо только блок 34 обнаружил ошибку, либо оба блока обнаружили ошибку.

Таким образом, если оба блока 7 и 34 ошибки не обнаруживали, то устройство ра0 ботает следующим образом: на вторых входах отсутствия ошибки блоков 7 и 34 появляется единичный потенциал. Этот сигнал с выхода блока 34 поступает на первые входы элементов И 42, И 32 и через элемент

5 ИЛИ 29 - на выход 48 устройства. Единичный сигнал с выхода отсутствия ошибки блок 7 поступает также на выход 48 устройства, через элемент ИЛИ 29 на второй вход элемента И 32, прямой вход элемента 23 Запрет и на первый вход элемента И 24.

Этот единичный сигнал не проходит через элемент 23 Запрет, так как на его инверсном входе присутствует единичный сигнал с выхода элемента И 32. Элемент И 32 заперт нулевым потенциалом с прямого выхода триггера 9, поэтому на его выходе тоже отсутствует единичный потенциал. Через элемент И 42 единичный сигнал также не проходит, так как на втором его входе имеется нулевой потенциал, который снимается с выхода элемента И 16. Таким образом, на пятый адресный вход мультиплексора 13, через элемент ИЛИ 33 поступает единичный сигнал с выхода И 32 и подготавливает мультиплексор 13 дли выдачи информации на аыход 47 устройства по пятому каналу, т.е. с выхода регистра 37. Считывание (ретрансляция) кодового блока хз осуществляется также под действием синхроимпульсов частоты h.

В случае, если блок 7 не обнаружил ошибку, а блок 34 обнаружил ошибку, то работа устройства такова. На первом выходе блока 34 (выходе наличия ошибки) появляется единичный потенциал, который поступает на выходы элементов И 40 и И 41, но не проходит через них, так как они закрыты нулевыми потенциалами на других своих входах с выходов соответственно элементов И17иИ16, В это же время единичный сигнал с выхода отсутствия ошибки блока 7 поступает через элемент ИЛИ 29 на выход 48 устройства, на выходы элементов И 32 т И 24 и на прямой вход элемента 23 Запрет. При этом элемент / 32 не срабатывает, так как на втором его входа присутствует нулевой потенциал с выхода отсутствия ошибки блока 34. Элемент И 24 также не пропускает единичный сигнал на свой выход, так как на втором его входе имеется нулевой потенциал, снимаемый с прямого выхода триггера 9. Срабатывает лишь элемент 23 Запрет, так как на второй его прямой вход поступает единичный сигнал с инверсного выхода триггера 8, а на инверсный вход элемента 23 Запрет поступает нулевой потенциал с выхода элемента И 32. Таким образом, с выхода элемента 23 Запрет единичный сигнал поступает на второй вход мультиплексора 13, подготавливая его для выдачи информации на выход 47 устройства, по второму каналу, т.е. с выхода регистра 2. Считывание достоверно принятого в регистр 2 кодового блока ха осуществляется также под действием синхроимпульсов частоты fa. При обнаружении ошибки блоком 7 и необнаружении ошибки блоком 34 устройство работает следующим образом.

На выходе наличия ошибки блока 7 появляется единичный потенциал, который

поступает на входы элементов И 16 и И 17, так как на другой вход элемента И 17 поступает нулевой потенциал, снимаемый с прямого выхода триггера 9, то на выходе

элемента И 17 единичного сигнала не образуется, Но он появляется на выходе элемента И 16, так как на второй его вход поступает импульс опроса состояния блоков 6, 7 и 34, а на третьем входе присутствует единичный

0 потенциал, снимаемый с инверсного выхода триггера 9, Единичный сигнал с выхода элемента И 16 поступает на входы элементов И 41 и И 42, но через элемент И 42 он не проходит, так как тот закрыт нулевым потен5 циалом, снимаемым с выхода наличия ошибки блока 34. С выхода отсутствия ошибки блока 34 единичный сигнал поступает на входы элементов И 42 и И 32 и через элемент ИЛИ 29 - на выход 48 устройства,

0 Элемент И 32 заперт нулевым потенциалом, снимаемым с выхода отсутствия сшибки блока 7, поэтому на пятый адресный вход мультиплексора 13 поступает единичный сигнал через элемент ИЛИ 33 с выхода зле5 мента И 42, тем самым подготавливает мультиплексор 13 для выдачи информации на выход 47 устройства по пятому кзналу, т.е. с выхода регистра 37. Считывание кодового блока хз из регистра 37 производится также

0 под действием синхроимпульсов частоты fa. Последняя ситуация, которая может возникнуть, - это одновременное обнаружение ошибки блоками 7 и 34. В такой ситуации работа элементов устройства будет

5 следующей. Под действием импульса, поступающего по входу 45 опроса, на первых выходах обнаружения ошибки блоков 7, 34, s также блока 6 одновременно появляются единичные потенциалы. При этом срабаты0 вает элемент И 16. так как на первом его выходе присутствует единичный потенциал с инверсного выхода триггера 9, на втором - импульс опроса, а на третьем - сигнал ошибки с блока 7. Элемент И 17 несрабаты5 вает, так как на третьем его входе присутствует нулевой потенциал, снимаемый с прямого выхода триггера 9. Импульс с выхода элемента И 16 поступает на вход элементов И 41 и И 42, но элемент И 42 заперт

0 нулевым потенциалом с выхода отсутствия ошибок блока 34. На второй вход элемента И 41 поступает единичный потенциал, который снимается с выхода наличия ошибки блока 34. Поэтому на выходе элемента И 41

5 образуется единичный сигнал, который поступает на управляющий вход счетчика 4 импульсов, обеспечивает запись в него содержимого регистра 5 сдвига, начиная с первого разряда, а поступая на выход 50 через элемент ИЛИ 31 устройства, свидетельствует о переходе последнего в режим коррекции. Таким образом, в режим коррекции устройство переходит в случае обнаружения ошибок блоком 6 в первом хч, блоком 7 - во втором Х2 и блоком 34 - в третьем хз кодовых блоках.

Коррекция сводится к инвертированию значений определенных разрядов кодовых блоков xi и Х2, которые определяются единичными разрядами вектора ошибок Е ei + 62. Позиции кодовых блоков xi и Х2, подлежащие инвертированию, определяются методом перебора и задаются контрольным тестом Tj.

Номер j теста Tj задается состоянием счетчика 4 импульсов. Поэтому перед началом очередного цикла коррекции содержимое счетчика 4 импульсов переписывается в разряды регистра 3, начиная с первого. Мультиплексор 13 заблокирован отсутствием сигналов на его адресных входах АО-А4, Сдвиг информации в регистрах 1 и 2 осуществляется под действием синхроимпульсов частоты Т2.

Таким образом, если, например, при записи второго кодового блока Х2 сумматором 10 по модулю два выделено три импульса несовпадения, то регистр 5 сдвига будет находиться в состоянии 0...111, импульсом с выхода элемента И 41 в счетчик 4 с регистра 5 запишется состояние 0...11 (нулевой разряд регистра 5 не подключен к информационным входам счетчика 4), а обратным фронтом сигнала опроса, поступающего на вход регистра 3, в последний запишется состояние 0...110 (выходы счетчика 4 подключены к информационным входам регистра 3, начиная с первого, а выходом регистра 3 является выход его нулевого разряда п0).

Так как вектор надежности Е задает программу сдвига в регистре 3 контрольного теста, то на первом цикле коррекции, т.е. для первого теста Ti, сдвиг информации в регистре 3 осуществляется по переднему фронту первого импульса на выходе сумматора 10 по модулю два. Если, например, несовпадение в третьих разрядах первого и второго кодовых слов xi и Х2, то первый импульс появится на выходе сумматора 10 по модулю два на третьем такте (I 3) в первом цикле 0 1) коррекции. По этому сигналу осуществится сдвиг в регистре 3, и он перейдет в состояние 0,..011. Наличие единицы в нулевом разряде (п0) регистра 3, с выходом которого связан вход элемента И 19, обеспечивает прохождение единичного сигнала с выхода сумматора 10 по модулю два через задержанный на время срабатывания регистра 3 вход элемента И 19 на вход сумматоров 11 и 12 по модулю два только на

третьем такте работы устройства в первом цикле коррекции. Это соответствует инвертированию сумматорами 11 и 12 по модулю два содержимого третьих разрядов кодовых

5 слов xi и Х2. Следующий единичный сигнал с выхода сумматора 10 по модулю два осу- ществ .яет второй едай в регистре 3 и переводи его в состояние 0...001, а также инвертирует содержимое соответствующих

10 разрядов кодовых слов xi их2. Приход третьего импульса с сумматора 10 по модулю два переводит регистр 3 в состояние 0...000. Такое состояние регистра 3 свидетельствует о том, что больше на одном такте работы уст15 ройства в первом цикле коррекции с выхода элемента И 19 единичный сигнал сниматься не будет. Если первый тест с вектором

ОШИбКИ 8 ПерВОМ Х1 ИЛИ ВО ВТОРОМ Х2 КОДОВОМ слове, то произойдет коррекция (исп- 0 равление) этой ошибки. Результат суммирования по модулю два кодового слова xi с первым тестом Ti с выхода сумматора. 11 по модулю два через элемент ИЛИ 25 поступает на вход блока 6, где проверяется 5 ка достоверность, а результат суммирования по модулю два кодового слова Х2 с первым тестом TI с выхода сумматора 12 по модулю два через элемент ИЛИ 26 поступает на вход блока 7, где проверяется на до0 стоверность. Если ошибка не обнаружена блоком 6, то состояние счетчика 4 импульсов не меняется, в регистр 3 контрольного теста задержанным импульсом опроса записывается снова номер первого тестз

5 мультиплексор 13 через элемент И 22 подготавливается для выдачи информации на выход 47 устройства по третьему каналу. Если же ошибку не обнаружит блок 7, то также в регистр 3 запишется номер первого

0 теста, мультиплексор 13 через элемент И 24 подготавливается для выдачи информации на выход 47 устройства по четвертому каналу. Таким образом, с выхода 47 устройства по окончании первого цикла коррекции в

5 случае необнаружения ошибки блоком 6 будет считываться кодовое слово v xi т Ti. так как в этом случае Ti et, а в случае необнаружения ошибок блоком 7 будет считываться кодовое слово v Х2 + Ti, так как в

0 этом случае Ti еа. Если оба блока б и 7 ошибку обнаружат, то устройство перейдет на второй цикл коррекции. По импульсу опроса блоки 6 и 7 выдадут сигналы ошибки, за счет чего срабатывает элемент И 17 и

5 сигнал с его выхода вычтет единицу из счетчика 4 (0...10), состояние которого запишется в регистр 3 контрольного теста (0...100).

В дальнейшем работа устройства аналогична работе на первом цикле коррекции. Отличие состоит лишь в том, что при первом

сдвиге (т.е. на первой единичной позиции зекторз надежности Е) а регистре 3 его нулевой разряд не примет единичного значения, так как состояние регистра 3 будет 0...010. Нулевой разряд п0 регистра 3 на втором цикле коррекции () 2) примет единичное значение только на такте, соответст- вующем номеру второго единичного разряда вектора надежности Е, Это означает, что коррекция ошибки в кодовых словах xi и Х2 произойдет только на позиции,соответствующей номеру второго единичного разряда вектора надежности Е. В остальном работа устройства аналогична работе на первом цикле коррекции. В случае необнаружения ошибки блоком б на выходе 47 будет считываться кодовое слово xi + Та, так как в этом случае Та ei, при необнаружении ошибки блоком 7 на выходе 47 будет считываться кодовое слово ха + Та, так как при этом Та -- еа. Если блоки 6 и 7 в этих кодовых словах ошибку обнаружат, то устройство перейдет на третий цикл коррекции. ,

Режим коррекции будет продолжаться до тех пор, пока не будет найден вектор ошибок ei Tj или еа Tj, либо пока состояние счетчика 4 в процессе вычитания не станет равным нулю, которое свидетельствует о наличии неисправимых ошибок в кодовых словах xi и ха, т.е. ошибок в одноименных разрядах кодовых слов xiи ха и бессмысленности дальнейших циклов коррекции до величины S 2 - 2. При обнулении счетчика 4 на всех его инверсных выходах, подключенных к многовходовому элементу А 18, появятся единичные потенциалы, триггер 9 в режиме коррекции также переведен в единичное состояние, поэтому приход импульса опроса по входу 44 обеспечивает появление единичного потенциала на выходе элемента И 18, который через элемент ИЛИ 30 поступает на выход 48 устройства, сигнализируя об отказе от декодирования.

Формула изобретения Декодирующее устройство, содержащее первый блок обнаружения ошибок, управляющий вход которого объединен с первым управляющим входом регистра контрольного теста и является входом опроса устройства, первый выход первого блока обнаружения ошибок подключен к первому входу первого элемента И. счетчик импульсов, прямые выходы которого подключены к информационным входам регистра контрольного теста, выход которого подключен к второму входу второго элемента И, выход которого соединен с первым входом первого сумматора по модулю,два, выход которого подключен к соответствующему информационному входу мультиплексора и первому входу первого элемента ИЛИ, выход которого соединен с информационным входом первого блока обнаружения ошибок, выход которого подключен к первым входам третьего и четвертого элементов И,.выход четвертого элемента И подключен к соответствующему адресному входу мультиплексора, выход которого является информационным выходом устройства, первый триггер, S-вход которого является установочным входом устройства, прямой и инверсный выходы первого триггера под5 ключены к первым входам соответственно пятого и шестого элементов И, выходы которых подключены соответственно к первым входам второго и третьего элементов ИЛИ, выходы которых подключены к информаци0 онным входам соответственно первого и второго регистров сдвига, выход первого регистра сдвига подключен к второму входу второго элемента ИЛИ, соответствующим информационным входам мультиплексора и

5 первому входу второго сумматора по модулю два, выход которого подключен к второму управляющему входу регистра контрольного теста, второму входу второго элемента И и первому входу седьмого эле0 мента И, выход второго регистра сдвига соединен с вторым входом третьего элемента ИЛИ и вторым входом первого сумматора по модулю два, четвертый элемент ИЛИ, тактовые входы первого и второго регистров

5 сдвига объединены и являются входом синхронизации устройства, отличающее- с я тем, что, с целью повышения помехоустойчивости устройства, в него введены второй триггер, второй и третий блоки обна0 ружения ошибок, третий и четвертый регистры сдвига, третий и четвертый сумматоры по модулю два, элемент Запрет, пятый - восьмой элементы ИЛИ, восьмой - шестнадцатый элементы И и детектор качества, вход

5 которого является информационным входом устройства, первый и второй выходы детектора качества подключены соответственно к вторым входам пятого и шестого элементов И и к первому входу восьмого

0 элемента И, второй вход которого объединен с вторым входом седьмого элемента И, первым прямым входом элемента Запрет и подключен к инверсному выходу первого триггера, выход восьмого элемента И под5 ключей к первому входу девятого элемента И, второй вход и выход которого подключены соответственно к выходу второго сумматора по модулю два и первому входу четвертого сумматора по модулю два, второй вход которого объединен с вторым входом первого элемента ИЛИ и подключен к выходу шестого элемента И, выход четвертого сумматора по модулю два подключен к первому входу третьего блока обнаружения ошибок и информационному входу третьего регистра сдвига, тактовый вход и выход которого подключены соответственно к входу синхронизации устройства и соответствующему информационному входу мультиплексора, второй вход второго сумматора по модулю два, первый и второй входы третьего сумматора по модулю два подключены соответственно к выходу третьего элемента ИЛИ, выходу первого регистра сдвига и выходу второго элемента И, выход третьего сумматора по модулю два подключен к соответствующему информационному входу мультиплексора и первому входу четвертого элемента ИЛИ, второй входи выход которого подключены соответственно к выходу пя- того элемента И и первому входу второго блока обнаружения ошибок, второй вход которого объединен с вторым входом третьего блока обнаружения ошибок, первыми входами десятого и одиннадцатого элементов И и подключен к входу опроса устройства, первый выход второго блока обнаружения ошибок подключен к R-входу первого триггера, первому входу двенадцатого элемента И и второму входу первого элемента И, вы- ход которого соединен с вторым входом двенадцатого элемента И, первый выход третьего блока обнаружения ошибок подключен к первому входу тринадцатого элемента И и третьему входу двенадцатого элемента И, выход которого подключен к управляющему входу счетчика импульсов и первому входу седьмого элемента ИЛИ, второй выход третьего блока обнаружения ошибок подключен к первым входам четыр- надцатого элемента И и пятого элемента ИЛИ и второму входу третьего элемента И, выход которого подключен к певому входу восьмого элемента ИЛИ и инверсному входу элемента Запрет, второй прямой вход которого объединен с вторым входом пятого элемента ИЛИ и подключен к второму выходу первого блока обнаружения ошибок, вход второго триггера объединен с вторым входом десятого элемента И и подключен к первому выходу первого блока обнаружения ошибок, инверсный выход второго триггера подключен к третьим входам десятого элемента И и седьмого элемента И, выход которого подключен к входу четвертого регистра сдвига, выходы разрядов, кроме старшего, и выход старшего разряда кото рого подключены соответственно к информационным входам счетчика импульсов и первому входу шестого элемента ИЛИ, выход десятого элемента И подключен к вторым входам восьмого и четырнадцатого элементов И, выход последнего подключен к второму входу восьмого элемента ИЛИ, выход которого подключен к соответствующему адресному входу мультиплексора, выход восьмого элемента И подключен к второму входу седьмого элемента И и тактовому входу счетчика импульсов, инверсные, выходы которого подключены к вторым входам девятого элемента И, выход которого подключен к второму входу шестого элемента ИЛИ, прямой выход второго триггера подключен к третьим входам первого и девятого элементов И, второму входу четвертого элемента И и первому входу пятнадцатого элемента И, второй выход второго блока обнаружения ошибок подключен к третьему входу пятого элемента ИЛИ, второму входу пятнадцатого элемента И и первому входу шестнадцатого элемента И, второй вход которого подключен к прямому выходу первого триггера, выходы элемента Запрет и пятнадцатого и шестнадцатого элементов И подключены к соответствующим адресным входам мультиплексора, выход второго регистра сдвига подключен к соответствующему информационному входу мультиплексора, выходы пятого, шестого и седьмого элементов ИЛИ являются соответственно выходом отсутствия ошибок, выходом отказа от декодирования и выходом коррекции устройства.

Jit:

Ic-g Г г Г , Г . .. г.

Изобретение относится к вычислительной технике и технике связи и может быть использовано в устройствах защиты от ошибок систем передачи и обработки дискретной информации, а также в системах дальней связи с дублированием сообщений. Целью изобретения является повышение помехоустойчивости устройства. Устройство содержит регистры сдвига, регистр контрольного теста, счетчик импульсов, регистры сдвига, блоки обнаружения ошибок, тригеры, сумматоры по модулю два, мультиплексор, элементы И, элемент Запрет, элементы ИЛИ, блок обнаружения ошибок, детектор качества, входы соответственно установочный, информационный, опросный и синхронизации и выходы соответствен но отсутствия ошибок, отказа от декодирования и коррекции. Одновременно с приемом второго кодового блока формируется третий кодовый блок, для его формирования используется вектор стирания, соответствующий второму кодовому блоку. После проверки на достоверность третьего кодового блока осуществляется переход устройства в режим коррекции. Перед началом исправления ошибок определяется предельное число циклов коррекции, на которые возможно исправление ошибок. Процедура исправления осуществляется одновременно в первых двух кодовых блоках. Коррекция с последующей проверкой на достоверность осуществляется на тактовой частоте срабатывания логических элементов. Отказ от декодирования происходит, если в течение предельного числа циклов коррекции ошибка не найдена. 1 ил. О 00 ы оо 00

з k а та «J и ki э тл j

и

ч/

- - - -I

I -ТТЛ