ПРОЦЕССОР Советский патент 1995 года по МПК G06F15/76 

Изобретение относится к вычислительной технике и может быть использовано в автоматизированном комплексе обработки данных.

Целью изобретения является повышение достоверности работы и повышение производительности.

На фиг.1 приведена структурная схема предлагаемого процессора; на фиг.2 пример реализации формирователя микроопераций.

Предлагаемый процессор содержит счетчик команд 1, соединенный с адресным входом блока памяти программ 2, выход которого соединен со входом регистра команд 3, сумматор адреса 4, входы которого соединены с выходами регистра команд 3 и индексного регистра 5, а выход его соединен с адресным входом блока памяти операндов 6, регистр операндов 7, шинный коммутатор 8, арифметико-логическое устройство 9, счетчик циклов 10, схему сравнения 11 и формирователь микроопераций 12, генератор синхроимпульсов 13 и шинный формирователь 14.

Формирователь микроопераций 12 осуществляет управление всеми операциями процессора. Специфическое для каждой операции распределение импульсов по управляющим шинам осуществляется специальной схемой распределения управляющих импульсов 15, связанной с дешифратором кода операции 16, регистром состояний 17, служащим для хранения признаков результата выполненной операции, регистром сдвига 18, предназначенным для выработки серии импульсов, распределенных во времени и в пространстве и связанным с генератором 13 синхроимпульсов. Выход каждого его разряда представляет собой определенный такт работы процессора.

Арифметико-логическое устройство 9 (АЛУ) имеет параллельные цепи для выполнения всех заложенных в него арифметических и логических операций. Кроме того, устройством формируются признаки результата выполненной операции, например, больше "0", меньше "0", равно "0", признак наличия переполнения разрядной сетки.

АЛУ 9 может быть реализовано последовательным соединением интегральных микросхем, например 533ИПЗ.

Схема распределения управляющих импульсов 15 представляет собой микропрограммный автомат, синтезированный на основе системы команд процессора, и может быть реализован на логических ячейках И и ИЛИ, либо на программируемой логической матрице, либо с помощью ПЗУ.

Предлагаемый процессор работает следующим образом.

По включению питания счетчик команд 1 устанавливается в нулевое состояние, запускается генератор синхроимпульсов 13, по сигналам которого формирователь микроопераций 12 (содержащий схему распределения управляющих импульсов 15, дешифратор кода операций 16, регистр состояний 17 и регистр сдвига 18) выдает сигналы синхронизации и управления на все узлы процессора. Выбранная из блока памяти программ 2 команда считывается в регистр команд 3, а к счетчику команд 1 добавляется единица, чем подготавливается выборка следующей команды. Старшие разряды регистра команд 3, представляющие собой код команды, поступают на вход формирователя микропередачи 12, а младшие разряды, представляющие собой адресную часть команды, поступают на сумматор адреса 4, где формируется исполнительный адрес для блока памяти операндов 6. Операнд из блока памяти операндов 6 поступает через шинный коммутатор 8 на АЛУ 9, где с ним производится арифметическое или логическое действие, результат которого записывается в регистр операндов 7.

В командах условных и безусловных переходов из блока памяти операндов 6 считывается в счетчик команд 1 адрес перехода по программе.

Рассмотрим работу процессора при контролировании правильности хранения программ. В список команд процессора вводится команда "Циклическое сложение" (ЦСЛ). Команда выполняется следующим образом: предварительно (в предыдущей команде) в индексный регистр 5 заносится число, равное длине массива команд, который подлежит контролю. Последней командой этого массива является псевдокоманда, дополняющая сумму всех предшествующих ей команд, начиная с команды, следующей за командой ЦСЛ, до нуля.

В первом машинном также происходит считывание команды из блока памяти программ 2 в регистр команд 3. Одновременно производится добавление "1" к счетчику команд 1, содержимое которого является адресом блока памяти программ 2. Таким образом подготавливается выборка из памяти следующей команды. Во втором такте происходит обнуление регистра операндов 7 и счетчика циклов 10. В третьем такте, являющемся основным тактом команды, происходит сложение в АЛУ 9, содержимого регистра операндов 7 с прошедшей через шинный коммутатор 8, выбранной из блока памяти программ 2 очередной командой. Результат сложения записывается в регистр операндов 7. В этом же такте происходит добавление "1" к счетчику циклов 10, содержимого которого на схеме сравнения 11 сравнивается с содержанием индексного регистра 5. При отрицательном результате сравнения в следующем такте происходит добавление "1" к счетчику команд 1, т.е. готовится выборка из памяти следующей команды. После этого осуществляется переход к третьему, основному такту команды. Выход из этого цикла происходит по положительному результату сравнения счетчика циклов 10 и индексного регистра 5. В этом случае не происходит добавление "1" к счетчику команд 1, а осуществляется переход к выполнению следующей команды.

Рассмотрим в качестве примера выполнения команды "сложение с запоминанием" с модификацией адреса при помощи индексного регистра.

Первый такт выполняется идентично во всех командах. Во втором такте происходит формирование исполнительного адреса для блока памяти операндов 6 путем сложения на сумматоре адреса 4 младших разрядов регистра команд 3 и содеpжимого индексного регистра 5. Выбранный по этому адресу операнд в третьем такте складывается с содержимым регистра операндов 7. Полученная сумма в четвертом такте записывается через шинный формирователь 14 в блок памяти операндов 6.

Изобретение относится к вычислительной технике и может быть использовано в автоматизированном комплексе обработки данных. Цель изобретения повышение достоверности работы и повышение производительности. Изобретение позволяет непосредственно контролировать хранение программ в памяти, обеспечивает быструю реакцию на возникшую ошибку, что позволяет сократить время на проверку работоспособности машины и локализовать, в случае необходимости, место ее неисправности. Предлагаемый процессор содержит блок памяти программ, блок памяти операндов, регистр команд, регистр операндов, счетчик команд, сумматор адреса, индексный регистр, арифметикологическое устройство, формирователь микроопераций, генератор синхроимпульсов, шинный формирователь, счетчик циклов, схему сравнения и шинный коммутатор. 2 ил.

ПРОЦЕССОР, содержащий блок памяти программ, блок памяти операндов, регистр команд, регистр операндов, счетчик команд, сумматор адреса, индексный регистр, арифметико-логическое устройство, формирователь микроопераций, генератор синхроимпульсов, шинный формирователь, причем выходы формирователя микроопераций соединены с управляющими входами блоков памяти программ и операндов, счетчика команд, арифметико-логического устройства, шинного формирователя, с входами синхронизации регистра команд, индексного регистра, регистра операндов, счетчика команд, выход которого соединен с адресным входом блока памяти программ, выход которого соединен с информационным входом регистра команд, выход которого соединен с входом задания команды формирователя микроопераций и первым входом сумматора адреса, вход синхронизации формирователя микроопераций соединен с выходом генератора синхроимпульсов, выход индексного регистра соединен с вторым входом сумматора адреса, выход которого соединен с адресным входом блока памяти операндов, информационный вход-выход которого соединен с входом индексного регистра, входом счетчика команд, выходом шинного формирователя, информационный выход арифметико-логического устройства соединен с информационным входом регистра операндов, выход которого соединен с первым информационным входом арифметико-логического устройства и информационным входом шинного формирователя, выход признаков результата арифметико-логического устройства соединен с первым входом логических условий формирователя микроопераций, отличающийся тем, что, с целью повышения достоверности работы процессора и повышения производительности, в него введены счетчик циклов, схема сравнения и шинный коммутатор, первый информационный вход которого соединен с выходом блока памяти операндов, а второй информационный вход соединен с выходом блока памяти программ, управляющий вход шинного коммутатора соединен с выходом формирователя микроопераций, выход шинного коммутатора соединен с вторым информационным входом арифметико-логического устройства, счетный вход счетчика циклов соединен с выходом формирователя микроопераций, а выход с первым входом схемы сравнения, второй вход которой соединен с выходом индексного регистра, выход схемы сравнения соединен с вторым входом логических условий формирователя микроопераций.