Процессор с микропрограммным управлением Советский патент 1985 года по МПК G06F9/22 G06F9/06 

ключей к информационному входу регистра выдачи адреса, вход микрокоманд блока управления данньгми соединен с первыми входами первого, второго и третьего элементов И, с первым и вторым входами четвертого элемента И с информационными входами мультиплексора кода операции, с первым информационным входом мультиплексора второго слагаемого, вход синхронизации блока управления данными подключен к вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерьгеания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого, выход третьего элемента И соединен с первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса, выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы которого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагаемого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными входами регистра первого слагаемого и регистра второго слагаемого, вьгходы разрядов первого и второго регистров кода операции соединены соответственно с входами деишфратора управления, вьгходы которого подключены соответст венно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второго слагаемого, регистра выдачи адреса, регистра выдачи элементов программы, регистра уровня прерывания, регистра выдачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управления мультиплексора певого слагаемого, к входам сложения чисел один и два сумматора, информационные входы которого подключены соответственно к выходам разрядов регистров первого и второго слагаемых, выход сумматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому информационному входу мультиплексора адреса, второй информационный вход которого соединен с выходами разрядов регистра уровня прерывания, вход дешифратора адреса соединен с выходами разрядов второго регистра кода операции, выходы подключены соответственно к адресным входам первого, второго, третьего и четвертого регистров общего назначения, тактовые входы которых соединены с выходом пятого элемента И, а выходы которых подключены к первому, второму третьему и четвертому информационным входам мультиплексора первого слагаемого, пятый информационный вход которого соединен с выходами разрядов регистра адреса прерывания, выходы разрядов регистра выдачи адреса соединень с адресным выходом блока управления данными, с информационными входами регистра адреса прерывания и регистра уровня прерывания, с шестым информационным входом мультиплек сора первого слагаемого, с вторым информационным входом мультиплексора второго слагаемого, третий информационный вход которого является первым информационным входом блока управт-;,:-ния данными, второй информационнс/й вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым информационным входом мультиплексора второго слагаемого, выходы разрядов регистра выдачи данных подключены к информационному выходу блока управления данными и к информационному входу регистра вьщачи элементов программы, выходы разрядов которого являются выходом элементов, программы, блока управления данньгми, а блок управления программой содержит элементы И, ИЛИ, мультиплексор адреса, мультиплексор кода операции, регистр адреса, регистр кода операции, дешифратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядов адреса, мультиплексор младишх разрядов адреса, регистр задания адреса, сумматор, узел памяти программ, регистр выдачи данных, два регистра выдачи элементов программы, ,выходы разрядов которых являются выходом элементов программы блока управления программой, вход микрокоман которого соединен с первыми входами первого по пятый элементов И, элеменгга ИЛИ, с информационными входами мультиплексоров адреса и кода операции, вход синхронизации блока управления программой соединен с вторыми входами с первого по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второго элемента И подключен к тактовым входам регистра адреса, регистра код операции и регистра задания адреса, выход третьего элемента И подключен к тактовым входам первого и второго регистров выдачи элементов программы и регистра вьщачи данных, выход четвертого элемента И подключен к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с информационными входа{4и регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы дешифратора управления подключены соответственно к вторым входам шестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и младших разрядов адреса, к входам разрешения записи и к входам установки первого и второпо регистров выдачи элементов программы, к входу разрешения

9273

записи регистра выдачи данных, к входам сложения чисел один и два сумматора, выходы дешифратора адреса подключены соответственно к адресным входам с первого по четвертый регистров общего назначения, тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу сумматора, выходы разрядов каждого регистра общего назначения соединены соответственно с первыми, вторыми, третьими и четвертыми информационными входами мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса, пятые информационные входы которых соединены с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса соединены соответственно с первым и вторьи адресными входами блока управления программой, выходы подключены к информационному входу регисгра задания адреса, выходы разрядов которого подключены к информационному входу сумматора и к адресному входу узла памяти программ, разрешающий вход которого подключен к выходу шестого элемента И, а выход соединен с информационными входами первого и второго регистров выдачи элементов программы,выход сумматора соединен с информацнонньм входом регистра выдачи данных,выходы разрядов которого являются информационньн выходом блока управления программой .

ПРОЦЕССОР С МИКРОПРОГРАММНЫМ УПРАВЛЕНИЕМ, содержащий арифметико-логический блок, блок памяти, блок управления микропрограммой, информационные выходы которых подключены соответственно к первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с выходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, отличающийся тем, что, с целью повышения производительности, в него введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блока управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационным входам коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, а входы микрокоманд подключены к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления про -о граммой, с входом данных арифметикоел логического блока и с вторым информационным входом блока управления данными, адресный выход которого подключен к адресному входу блока памяти, выход признака условного перехода арифметико-логического блока, вход прерывания и вход требования ih .вывода процессора подключены соот;D ю ветственно к первому, второму и третьему входам признаков блока равления микропрограммой, причем блок управления данными содержит элесо менты И, мультиплексор кода операции, дешифратор управления, регистры кода операции, дешифратор адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра o6ptero назначения, регистр выдачи данных, регистр выдачи элементов , программы, регистр вьщачи адреса, регистр уровня прерывания и мультиплексор адреса, выход которого под

«

Изобретение относится к вычислительной технике и может быть использовано для обработки данных в вычислительных системах.

Известен процессор, содержащий 5 функциональный блок для выполнения логических (арифметических) операций, блок регистров, средства выработки

адресов микрокоманд, средства выработки адресов микрокоманд, управляющую память lj .

Недостатком этого процессора является низкая производительность, так как используется макрокоманда фиксированной длины, трехуровневый процесс обработки информации (макрокоманда - микрокоманда - управляющая команда) и единая шина связи процессора с управляющей памятью и памятью данных. Наиболее близким по технической сущности к изобретению является про цессор, содержащий основную память, арифметическое и логическое устройс ва, блоки регистров или местную све быстродействующую память и блок управления, подсоединенные к общим шинам, причем первые входы основной памяти, первые входы арифметическог и логического устройства, первые входы блока регистров, первые вькоды блока управления соединены с пер вой шиной, вторые входы-выходы основной памяти, вторые входы-выходы арифметического и логического устро ства, вторые входы-выходы блока регистров, вторые входы-выходы блока управления соединены с второй 1 1иной третьи входы-выходы основной памяти третьи входы-выходы арифметического и логического устройства, третьи входы-выходы блока регистров и трет входы-выходы блока управления - с третьей шиной, четвертые входы-выходы арифметического и логического устройства, четвертые входы-выходы блока регистров, четвертые входы-вы ходы блока управления соеднненЕ с четвертой шиной 2j , Недостатком известного процессора является снижение производитель ности, вызванное невозможностью одн временной обработки информации и фо .мирования адресов основной памяти j а также одновременного обращения блоков процессора к регистрам общег назначения (местной сверхбыстродейс вующей памяти), с которыми блоки связаны единой шиной. Целью изобретения является повышение производительности процессера. Поставленная цель достигается тем, что в процессор, содерл аисий арифметико-логический блок, блок памяти, блок управления микропрогра мой, информационные выходы которых подключены соответственно х первому, второму и третьему информационным входам коммутатора данных, информационные входы соединены с вь;ходом коммутатора данных, синхронизирующие входы подключены к входу синхронизации процессора, выход кодов микрокоманд блока управления микропрограммой соединен с входами микрокоманд арифметико-логического блока и блока памяти, введены блок управления данными, блок управления программой и коммутатор элементов программы, входы которого соединены соответственно с выходами данных арифметико-логического блока, выходами элементов программы блока управления данными и блоками управления программой, выход коммутатора данных подключен к первому информационному входу блока управления данными и к первому адресному входу блока управления программой, информационные выходы которых подключены соответственно к четвертому и пятому информационны входам коммутатора данных, синхронизирующие входы - к входу синхронт-гзаиии процес сора, а входы микрскомаяд - к выходу кодов микрокоманд блока управления микропрограммой, выход коммутатора элементов программы соединен с адресным входом блока управления микропрограммой, с вторым адресным входом блока управления программой, с входом данных арифметико-логического блока и с вторым информационным входом блока управления данными, адресный вьсход которого подключен к адрег ому входу блока памяти, выход )изнака условного перехода арифмегико-логического блока, вход прерывания и вход требования вывода процессора подключены соответственно к первому второму и третьему входам признаков блока управления микропрограммой, причем блок управления данными содержит элементы И, мультиплексор кода операции, дешифратор управления, регистры кода операции, децифратора адреса, регистр адреса прерывания, мультиплексоры первого и второго слагаемых, регистры первого и второго слагаемых, сумматор, четыре регистра общего назначения регистр выдачи данных, регистр вьщачи элементов программы, регистр выдачи адреса, регистр уровня прерывания и мультиплексор адреса, вьгход которого подключен к информатдионному входу регистра вьщачи адреса, вход микрокоманд блока управления данньг п соединен с первыми входами ггервого, второго и третьего элементов И, с первым и вторым входами четвертого элемента И, с информацион HbiNfH входами мультиплексора кода операции, с первым информационным входом мультиплексора второго слагае мого, вход синхронизации блока управления данными подключен к -вторым входам первого, второго и третьего элементов И, выход первого из которых подключен к тактовым входам регистра адреса прерывания и регистра уровня прерывания, выход второго элемента И подключен к тактовым входам первого и второго регистров кода операции, регистра первого слагаемого, регистра второго слагаемого выход третьего элемента И соединен с -первым входом пятого элемента И, с тактовыми входами регистра выдачи данных, регистра выдачи элементов программы и регистра выдачи адреса. выход четвертого элемента И подключен к разрешающему входу мультиплексора кода операции, выходы ко.торого подключены соответственно к информационным входам первого и второго регистров кода операции, к разрешающим входам мультиплексора первого слагае мого и мультиплексора второго слагаемого, выходы которых соединены соответственно с информационными входами регистра первого слагаемого и регистра второго слагаемого, выходь разрядов первого и второго регист ров кода операции - соответственно с входами дешифратора управления, выходы которого подключены соответст венно к второму входу пятого элемента И, к входам разрешения записи регистров первого слагаемого и второ го слагаемого, регистра вьщачи адреса, регистра выдачи элементов програ мы, регистра уровня прерывания, регистра вьщачи данных, регистра адреса прерывания, к разрешающему входу мультиплексора адреса, к входу управ ления мультиплексора первого слагаемого, к входам сложения чисел один и два сумматора, информационные входы которого подключены соответственн к выходам разрядов регистров первого и второго слагаемого, выход суъгматора подключен к информационным входам регистров общего назначения, регистра выдачи данных и к первому информа ционному входу мультиплексора адреса второй информационных вход которого соединен с выходами разрядов регистра уровня прерывания, вход дешифрато ра адреса - с выходаг-т разрядов второго регистра кола операции, выходы подключены соответственно к адресным входам первого, второго, третьего и четвертого регистров общего казнам енкЯ; тактовые входь которых соединены с выходом пятого элемента И, а выходы подключены к первому, второМУ; третье--1у и четвертому информационным входам млльтиплексора первого слагаемого, пятый информационный вход которого соединен с выходами разрядов регистра адреса прерывания, выходы разрядов регистра выдачи адреса - с адресньп вьжодом блока управления данным, с информационньтт-ш входаг- И регистра адреса прерывания и регистра уровня прерывания, с шесThw информационным входом мультиплексора первого слагаемого, с вторым информационньм входом Nr;,bTnnneKcoра второго слагаемого, третий информационный вход которого является первым информационным.входом блока управления данными, второй информационный вход которого соединен с седьмым информационным входом мультиплексора первого слагаемого и с четвертым информационньм входом мультиплексора второго слагаемого, выходы разрядов регистра выдачи данных подключены к информационному выходу блока управления данныъо- и к информационному входу регистра выдачи элементов программы, выходы разрядов которого являются выходом элементов программы блока управления данными, блок управления программой содерлС-тт элементы И, ИЛ-, yльтиплeксор адреса, мультиплексор кода операции, регистр адреса, регистр кода операции, депшфратор адреса, дешифратор управления, четыре регистра общего назначения, счетчик элементов программы, мультиплексор старших разрядов адреса, мультиплексор младших разрядов адреса, регистр задания адреса, сут-матор, узел па(-шти програ -гм, регистр выдачи данных, два регистра выдачи элементов програм мы, выходы разрядов которых являются выходом элементов программы блока управления программой, вход микрокоманд которого соединен с первыми входами с первого по пятьй элементов И, элемента ИЛИ, с информационным Бходаьш мультиплексоров адреса и кода операции, вход синхронизации блока управления программой с вторыми входами с первого по четвертый элементов И, выход первого элемента И подключен к первому входу шестого элемента И, выход второго элемента И - к тактовьм входам регистра адреса, регистра кода операции и регистра задания адреса, .выход третьего элемента И - к так(товым входам первого и второго регистров выдачи элементов программы и регистра вьщачи данных, выход четвертого элемента И - к первым входам седьмого и восьмого элементов И, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого подключен к разрешающим входам мультиплексора адреса и мультиплексора кода операции, выходы которых соединены соответственно с информационными входами регистра адреса и регистра кода операции, выходы разрядов которых соединены соответственно с входами дешифратора адреса и дешифратора управления, выходы дешифратора управления подключены соответственно к вторым входам тестого, седьмого и восьмого элементов И, к разрешающим входам мультиплексоров старших разрядов адреса и младших разрядов адреса, к входам разрешения записи и к входам установки первого и второго регистров вьздачи элементов программы, к входу разрешения записи регистра выдачи данньк к входам сложения чисел один и два сумматора, выходы дешифратора адреса подключены соответственно к адресным входам с первого по четвертый регистров общего назначения,тактовые входы которых соединены с выходом седьмого элемента И, информационные входы подключены к выходу слгмматора, выходы разрядов каждого регистра общего назначения соединены соответственно с первыми, вторыми, треть ми и четвертыми информационными входами мультиплексора старших разрядов адреса и мультиплексора младишх разрядов адреса5 пятые информационные входы которых соединень с выходами разрядов счетчика элементов программы, информационный вход которого подключен к выходу сумматора, а тактовый вход соединен с выходом восьмого элемента И, шестой и седьмой информационные входы мультиплексора старших разрядов адреса и мультиплексора младших разрядов адреса - соответственно с первым и вторым адресными входами блока управления программой, выходы подключены к информационному входу регистра задания ареса, выходы разрядов которого подключены к информационному входу сумматора и к адресному входу узла памти программ, разрешаюпщй вход которого подключен к выходу шестого элемента И, а выход соединен с информационными входами первого и второго регистров выдачи элементов программы, выход сумматора - с информационным входом регистра выдачи данных, выходы разрядов которого являются информационным выходом блока управления программой.

На фиг. 1 представлена структурная схема процессора; на фиг. 2 рункциональ. зя схема арифметико-логического блока; на фиг. 3 - схема блока управления данными; на фиг. 4 схема блока управления программой; на фиг. 5 - схема блока управления микропрограммой; на фиг. 6 - формат микрокоманды (оператора) процессора, на фиг. 7 - микрокоманда процессора, общий вид; на фиг. 8 формат микрокоманды арифметико-логического блока; на фиг. 9 - формат микр-;,команды блока управления данными; на фиг. 10 - формат микрокоманды блока памяти; на фиг. 11 - фомат микрокоманды блока управления программой; на фиг. 12 - форматы микрокоманды другого блока управлений микропрограммой; на фиг. 13 микропрограмма оператора Управление по счетчику ; на фиг. 14 - последовательность микроопе.раций оператора Управление по счетчику.

В тексте приняты следующие буквенные обозначения:

КСП - код структуры процессора;

КУП - код управления процессора;

КС - код структуры блоков;

НО - непосредственный -операнд,

КОп - код операции,

ДКОп - дополнительный код операции

А - адрес;

L - шина;

РОН - регистр общего назначения ,

Т - тактовый синхросигнал;

АС01 - относительный адрес ячейки блока 3J

Н - память ,

Тц- такт процессора. Ha фиг. 1-14 приняты следующие обозначения: арифметико-логический блок 1, блок 2 управления данными, блок 3 памяти, блок 4 управления программой, блок 5 управления микро программой, коммутатор 6 данных, коммутатор 7 элементов программы, шина 8 адреса, шина 9 микропрограммного управления, вход 10 синхронизации, вход 11 требования вывода, вход 12 прерывания, связь 13 призна ков условного перехода, элементы И 14-17, регистр 18 команд, дешифра тор 19 команд, регистр 20 адреса, дешифратор 21 адреса, мультиплексоры 22 и 23 первого и второго операндов, регистр 24 первого операнда, регистр 25 второго операнда, су матор 26, регистр 27 признаков перехода, мультиплексор 28 признака, элемент И 29, мультиплексор 30 результата элемент И 31, регистры 32-37 общего назначения, регистр 38 выдачи данных, регистр 39 вьцт,ачи элементов программ, сигнал 40 записи первого операнда, сигнал 41 выда чи второго операнда прямь - кодом, 1сигнал 42 выдачи второго операнда Обратным кодом, сигнал 43 выдачи вт рого операнда со сдвигом влево на один разряд, сигнал 44 передачи содержимого младших разрядов кода микрокоманды в качестве второго опе ранда, сигнал 45 выработки первого признака перехода, сигнал 46 выработки второго признака перехода, сигнал 47 выработки третьего призна ка перехода, сигнал 48 выработки четвертого признака перехода, сигна 49выработки +1 на сумматор,сигнал 50записи результата, управляющие сигналы 51-53 мультиплексором резул тата, сигнал 54 адрес (000) регистра общего назначения, сигнал 55 адр са (001) регистра общего назначения сигнал 56 адреса (010) регистра общего назначения, сигнал 57 адреса (011) регистра общего назначения, сигнал 58 адреса (100) регистра общего назначения, сигнал 59 адреса (101) регистра общего назначения, сигнал 60 адреса (110) регистра вы чи данных, сигнал 61 адреса (111) р гистра выдачи элементов программ, выходы 62-67 регистров общего назна чения вход 68 данных, вход 69 элеме тон программ, элементы И 70-73, мул типлексор 74 кода операции, регнетры 75 и 76 кода операпии, депшфратор 77 управления, дешифратор 78 адреса, регистр 79 адреса прерывания, мультиплексор 80 первого слагаемого, мультиплексор 81 второго слагаемогО; регистр 82 первого слагаемого регистр 83 второго слагаемого, сумматор 84, элемент И 85, регистры 8689 общего назначения, регистр 90 выдачи данных, регистр 91 выдачи элементов программ, регистр 92 уровня прерываний, мультиплексор 93 адреса, регистр 94 выдачи адреса, сигналы 95-100 кода операции, сигнал 101 записи на регистр адреса, используемого в режиме прерывания, сигнал 102 (-2), сигнал 103 записи на регистр первого слагаемого, сигнал 104 (+1), сигнал 105 (+2), сигнал 106 записи на регистр второго слагаемого сигнал 107 записи на регистр выдачи данныхJ сигнал 108 записи на регистр уровня прерываний, сигнал 109 записи н& регистр выдачи элементов программ, сигнал 110 управления мультиплексором адреса, сигнал 111 записи на регистр выдачи адреса, сигнал 112 записи результата, сигнал 113 адреса (00) регистра общего назначения, сигнал 114 адреса (01) регистра общего назначения, сигнал 115 адреса (10) регистра общего назначения сигнал 116 адреса (11) регистра общего назначения, выходы 117-120 регист-ров общего назначения, элементы И 121-124, элемент ИЛ- 125, элемент И 126, мультиплексор 127 адреса, fyльтиплeкcop 128 кода операции. регистр 129 адреса, регистр 130 кода Ьперации, дешифратор 131 адреса, деШ1 фратор 132 управления, элементы И 133 и 134, регистры 135-138 общего назначения, счетчик 139 элементов программы, мультиплексор 140 старших разрядов адреса, мультиплексор 141 младших разрядов адреса, регистр 142 задания адреса, сумматор 143, элемент И 144, узел 145 памяти программ, регистр 146 выдачи элементов программы, регистр 147 выдачи элементов программы, регистр 148 вьщачи анных, сигнал 149 адреса (00) регнстра общего назначения, сигнал 150 адреса (01) регистра общего назначекия, сигнал 151 адреса (10) региста общего назначения, сигнал 152 адеса (11) регистра общего назначения, 153-158 управления мультиплексорами адреса, сигнал 159 записи результата, сигнал t60 выработки +1 на сумматор, сигнал 161 вьфаботки -t-2 на сумматор, сигнал 162 записи на счетчик элементов пгро граммы, сигнал 163 обрап ения к узлу памяти программ, сигнал 164 записи на регистр выдачи элементов програм мы старших разрядов, сигнал 165 уст новки в О старших разрядов регистра выдачи элементов программы, сигнал 166 записи на регистр выдачи элементов программы младших разр дов, сигнал 167 установки в О м-тта таих разрядов регистра выдачи элемен тов программы, сигнал 168 записи на регистр выдачи данных, выходы 169172 регистров общего назначения, вы ход 173 счетчика элементов программы, элементы И 174-179, регистр 180 адреса, дешифратор 181 адреса, муль типлексор 182 кода операции, дешифратор 183 команд, регистр 184 режимов работы, дешифратор 185 режима, дешифратор 186, дешифратор 187 адреса, триггер 188 блокировки прерывания, триггер 189 запроса, триггер 190 прерывания, сумматор 191, триггер 192 результата, мультиплексор 193 результата, счетчики 194-197 адресов, регистр 198 выдачи кода ми крокоманды, узел 199 памяти микропрограмм, элемент И 200, мультиплек сор 201 адреса, регистр 202 адреса, мультиплексор 203 адресов, регистр 204 выдачи данных, сигнал 205 адрес (00) счетчика адресов, сигнал 206 адреса (01) счетчика адресов, сигнал 207 адреса (10) счетчика адресов, сигнал 208 адреса (11) счетчика адресов, сигнал 209 записи на триггер блокировки прерывания, сигнал 210 записи на триггер прерывания, сигнал 211 записи на регистр режимаJ сигнал 212 записи на счетчики с сумматора, сигнал 213 формирования управляющих сигналов мультиплексора адреса, сигнал 214 записи на регистр вьщачи кода микрокоманды, сигнал 215 обращения к узлу памяти микропрограмм, сигнал 216 за писи на регистр выдачи данных, выход 217 триггера прерывания, выходы 218-220 регистра режима, выходы 221-224 дешифратора режз-1ма, сигналы 225 - 227 управления мультиплексором адреса , сигналы 228-23 записи на счетчики адресов , выходы 232 - 235 счетчиков адресов. Формат оператора состоит из полей: 236 - номера оператора, 237 - данных, 238 - меток, В табл. 1 приведен список микрокоманд арифметико-логического блока, в табл. 2 - прохождение информации через мультиплексор для первого операнда блока 15 в табл. 3 прохождение информации через мультиплексор для второго операнда блока 1; в табл. 4 - прохождение информации через мультиплексор для результата блока 1, в табл. 5 - прохождение информации через мультиплексор блока 1j в табл. 6 - список микрокоманд блока 2 управления данными, в табл. 7 - прохождение информации через мультиплексор для первого слагаемого блока 2; в табл. 8 - прохождение информации через мультиплексор для второго слагаемого блока 2, в табл. 9 - прохождение информации через мультиплексор адреса блока 2J в табл. 10 - список микрокоманд блока 4 управления программой в табл.11 прохождение информации через мультиплексор для селекции адреса регистра общего назначения блока 4, в табл. 12 - прохождение информации через мультиплексор для селекции кода операции блока 4, в табл. 13 - про хождение информации через мультиплексор селекции адреса старших разрядов для памяти программ, в табл, 14 - прохождение информации через мультиплексор селекции адреса младших разрядов для памяти программ, в табл. 15 - список микрокоманд блока 5 управления микропрограммой, в табл. 16 - прохождение информации через мультиплексор для селекции кода операции блока 5; в табл. 17 - появление информации на выходе дешифратора блока 5 в табл, 18 - выработка сигнала записи на счетчики адресов блока 5J в табл. 19 - прохождение информации через мультиплексор; в табл. 20 прохождение информации через мультиплексор; в табл. 21 - прохождение информации через мультиплексор; в табл. 22 - режимы работы процессора} в табл. 23 - сравнительные характеристики по быстродействию. Каждый блок процессора представляет собой автономное устройство 13 обработки и хранения информации, ко торое имеет собственную систему мик команд, специализированную на вьтол нение определенного круга функций в общем вычислительном процессе. Блок 1 предназначен для выполнения арифметических и логических операций над байтами, битами словами, а также для выработки и запоминания признаков результата операций. Блок 2 служит для формирования адресов данных, система микрокоман этого блока позволяет некоторые действия над данными. Блок 3 памяти представляет собой запоминающее устройство с произволь ной выработкой для записи и чтения информации, работающее под упра лением микрокоманды. Блок 4 предназначен для формирования адресов текущих элементов про грамм и констант . Блок 5 обеспечивает формирование адресов микрокоманд и вьщачу кодов микрокоманд процессора. Функциональные возможности процессора можно расширить, подключая необходимые блоки, например блок умножения-деления, блок ввода-вывода и т.д. Для эффективной загрузки всех имеющихся блоков предпочтительными являются сложные макрокоманды (опе раторы), обеспечивающие наличие необходимого числа совместимых микроопераций. Поэтому в качестве макрокоманд процессора использованы многослоговые операторы, позволяющие по сравнению с обычными командами более оптимально использовать имеющееся оборудование. В обшем случае формат операторов (фиг. 6) с держит поля трех типов: поле 236 номера оператора, поле 237 - данных поле 238 - меток. Наличие поля 236 номера оператора является адресом начала микропрограммы.Поле 237 данн и поле 238 меток могут состоять из нескольких подполей, максимальное количество подполей не фиксируется. Наличие полей 237 данных и 238 мето их структура и размер определяются функциями, реализуемыми каждым конкретным оператором.В поле 237 данных могут указываться: адреса операндов, задаваемые в соответствии с вы бранным способом адресации, номера 3 программных модулей, непосредственные операнды всех предусмотренных типов данных любой структуры. Поле 238 мет.ок содержится в тех операторах, которые предусматривают возможность передачи управления, в этом поле задаются адреса (метки) перехода. Наряду с относительно простыми операторами общего назначения типа: Сложение слов, Конъюнкция байтов, Переход по счетчику, Обнуление мае сива слов, и т.д. разработаны сложные операторы. Цепочка условньк переходов, Вычисление длины вектора, Поворот системы координат и т.д. Работа процессора осуществляет- . ся под управлением программы, записанной в узле 145 памяти программ на языке операторов. По значению номера оператора (поле 236) в процессоре запускается управляющая программа второго уровня - микропрограмма исполнения, которая реализует весь процесс обработки, последовательно читая остальнь е поля оператора и интерпретируя их в соответствии с запрограммированным алгоритмом. Миткропрбграммньм принцип управления процессором заключается в задании каждому блоку инструкции (микрокоманд), которая в нем реализуется в подпроцессоре. Так как все блоки автономны и допускают параллельную работу, микрокоманда процессора представляет собой композицию из одной или нескольких микроко;.1анд отдельных блоков. В общем случае микрокоманда процессора представлена на фиг. 7 и состоит из полей КСП и КУП. После КПС определяет, какие блоки работают в текущем такте и, следовательно, микрокоманды таких подпроцессоров до.пжны быть размещены в поле КУП. За каждым блоком закрепляется один разряд поля КСП, в который записывается 1, если этот блок должен работать в данном такте и разрешается выдача синхросигналов в соответствующий блок. За блоком 1 закреплен нулевой разряд поля КСП. При наличии единицы в этом разряде срабатывают элементы И 14-17, и вырабатываются синхросигналы Т1, Т2, Т4, Т5 в блоке 1. За блоком 2 управления данными закреплен 1-й разряд поля КСП. При наличии единицы в этом разряде срабатьгеают элементы И 70-72, и выр батываются синхросигналы Т1, Т2, Т5. За блоком А управления программой закреплен 3-й разряд поля КСП. При наличии единицы в этом разряде срабатывает элементы И 121-124 и вы рабатываются синхросигналы Т2, ТЗ, Т5, Т6. За блоком 5 управления микр программой закреплен А-й разряд пол КСП. При наличии единицы в этом ра ряде срабатывают элементы И 174-17 и вырабатываются синхросигналы Т1-Т Если какие-либо блоки в этом такте не работают, в соответствующие им разряды поля КСП записывается О. Благодаря наличию поля КСП одни и те же области поля КСП можно использовать для управления различны ми блоками, т.е. используется пла щий формат поля КУП. Указателем ТОГО или иного формата служит зна1чение поля КСП. Эти форматы являются базовыми, построенными для блоков минимальной длины. Если микрокоманда какого либо блока содержит дополнительные поля, то они размещаются в поле КУП за счет исключения из него микрокоманд некоторых других блоков. Фор мирование микрокоманды процессора является основным этапом микропрограммирования операторов. Совмещени микрокоманд блоков должно обеспечивать выполнение следующих условий: алгоритмическую совместимость задаваемых операций, получение расширен ного формата микрокоманды, т.е. обеспечение размещения в поле КУП кодов совмещаемых микрокоманд с учетом дополнительных полей, отсутс вие конфликтных ситуаций при передаче информации. Формат микрокоманды арифметикологического блока 1 (значение нулевого разряда кода структуры процессора равно 1) состоит из следующей полей: НО - поля непосредственного операнда. КОп - поля кода операции, ДКОп - поля расширения ко да операции, А - поля адреса регистра общего назначения. Формат микрокоманды блока 2 управления данньпчи (значение первого разряда кода структуры процессора равно 1) имеет два варианта размещения в поле КУП микрокоманды процессора и содержит поля НО, КОп и А. В некоторых микрокомандах по7316ле А может использоваться как расширение кода операции - ДКОп. Формат микрокоманды блока 3 памяти (значение второго разряда кода структуры процессора равно 1) состоит (фиг. 10) из одного поля КОп и имеет два варианта размещения в поле КУП микрокоманды процессора. Формат микрокоманды блока 4 управления программой (значение третьего разряда кода структуры равно 1) состоит (фиг. 11) из двух полей КОп и поля А и может быть размещен в поле КУП микрокоманды процессора тремя способами. Формат микрокоманды блока 5 управления микропрограммой (значение четвертого разряда кода структуры процессора равно 1) состоит (фиг. 12) из полей непосредственных операндов НС-1 и Н02, поля КОп, некоторые микрокоманды блока 5 могут содержать А - код адреса регистра общего назначения. Возможны два варианта размещения в поле КУП микро команды процессора. Прохождение информации через мультиплексор 30 приведено в табл. 4. На регистр 25 и информации с мультиплексора 23 за(писывается по сигналу 41 прямым кодом, по сигналу 42 - обратным кодом, по с1-.глалу 43 - со сдвигом влево на одлн разряд, по сионалу 44 на регистр 25 записывается информация из 8-15 разрядов шины 9. На регистр 27 признаков перехода по сигналу 45 заносится признак перехода первого знака результата операции, по сигналу 46 заносится признак перехода второго - результата операции, равного нулю, по си1налу 47. заносится признак перехода третьего - переполнения, по сигналу 48 заносится признак перехода четвертого - значения переноса из нулевого разряда сумматора. Обращение к блоку 3 памяти для исполнения операций чтения и записи выполняется под управлением микрокоманд этого блока. Формирование исполнительного адреса выполняется блоком 2 управления данными. Исполнительный адрес формируется следующим образом: передачей в шину 8 значения, содержащегося в поле непосредственного операнда микрокоманды блока 2 (прямая адресация), передачей в шину 8 содержимого одного из регистров общего назначения блока 2 (регистровая адресация)J передачей в шину 8 содержимого коммутатора 6 данных (косвенная адресация), модификацией значения адреса, ранее содержищегося в пшне 8. В блоке 2 предусмотрены широкие возможности модификации адресов, а также предусмотрен ряд микрокоманд, обеспечивающих простую реализацию программных методов адресации памяти.

Блок 4 управления программой обепечивает выполнение микрокоманд в соответствии с табл. 10. Обращение к узлу 145 осуществля- 15

ется под управлением микрокоманд блока 4. Исполнительный адрес в зависимости от кода микрокоманды блока 4 может быть равен: содержимому одного из регистров 135-138 общего назна чения блока 4 содержимому счетчика 139 элементов программ; содержимому ко 1мутатора 6 данных, что позволяет организовать косвенную адресацию к узлу памяти программ; соетавному значению базового и относительного адреса, причем базовое назнчение размещается в старших восьми разрядах одного из регистров 135-138 блока 4, а относительное значение адреса размещается в младших, восьми разрядах коммутатора 7 элементов программ .

Блок 5 управления микропрограммой обеспечивает выполнение микрокоманд в соответствии с табл. 15.

Блок 5 управления микропрограммой обеспечивает управление работой процессора в четырех режимах. Режим работы определяется значением трех.разрядного регистра режима в соответствии с табл. 22.

Микрокоманды блока 5 имеют следующие назначения: Переход по имени оператора (КОп 10001), Вход в подпрограмму (КОп 10011), Возврат из микроподпрограммы (КОп 10100), Снятие блокировки прерывания (КОп 01010), Блокировка прерывания КОп 01011), Запуск вставки (КОп 01111), Окончание прерывания (КОп 01100), Загрузка счетчика из коммутатора 6 (КОп 10000), Безусловный переход (КОп 10111), Условный переход по Г (КОп 001/т), Условный переход по О (КОп 000/т), Вход в прерывание (КОп 01101), Безусловный переход по значению

коммутатора 6 (КОп 10010), Переход по коду прерывания (КОп 01001)

Адрес коммутатора 6 на счетчики 194-197 принимается по синхросигналу Т6 в отладочных режимах для вызова произвольных микропрограмм с инженерного пульта. В этом случае начальный адрес необходимой микропро граммы заносится на регистр данных пульта, и инициируется процедура вызова микропрограммы по адресу, заданному на этом регистре.

Основной режим задается перед началом выполнения любого оператора

оператора при отсутствии запроса на прерывание (регистр 190 в О) путем записи кода 000 на регистр 18 режима. Микрокоманда Переход по имни оператора обеспечивает обращение в таблице адресов микропрограмм используя в качестве адреса значение поля 236 - кода оператора, т.е. эта микрокоманда служит для перехода к микропрограмме обслуживания оператора по имени этого оператора, которое читается предварительно из узла 145 и заносится в 8-15 разряды коммутатора 7 элементов программ

Переключение в режим подпрограмм осуществляется микрокомандой Вход в подпрограмму, которая устанавливает первый разряд регистра 184 в 1. Начальный адрес подпрограммы задается в микрокоманде.

Микрокоманда Возврат из микроподпрограммы реализует возврат на основную микропрограмму и устанавливает первый разряд регистра 184 в О.

Система прерываний процессора обеспечивает реакцию программы на все пpoгpa {мнo-нeзaвиcимыe события, которые должны быть обработаны про цессором. Переключение процессора в режим прерывания осуществляется при наличии внешнего запроса (состояние регистра 189 1). Имеется два типа входа в режим прерывания по внешнему загфосу - в конце исполнения оператора и внутри его,

Переключение в конце оператора производится при вьтолнении микрокоманды Переход по имени оператора. В качестве адреса следующей микрокоманды аппаратно формируется код, являющийся начальным адресом микропрограммы входа в прерывание. микрокомандой Переход по имени И второй разряд регистра режимя устанавливается в 1. Вход в прерывание производит запоминание состояния ггт)оцессора в специальной зоне блокя 3 памяти и запуск программы обслуживания прерывания . Переключение внутри оператора тре бует предварительной установки в О триггера 188 при noMOuiji микрокоманды Снятие блокировки прерывания. Разрешение прерывания внутри опефатора необходимо только для операторов, время выполнения которых превышает 50 МКС. Это объясняется тем, что микропрограмма прерывания внутри оператора занимает в несколько раз больше времени, чем микропрограмма прерывания в конце оператора за счет большого объема перезапоминаемой информации. Поэтому и в длинных операторах . производится блокирс)вка прерывания за 30-40 МКС до его окончани чтобы избежать возможных прерываний перед окончание оператора, спегшаль ной микрокомандой Блокировка прерывания внутри оператора устанавливается единичное значение в регистре 188. Включение режима прерывания может производиться микропрограммно микро командой Вход в прерывание, при этом перед ней ставится микрокоманда Блокировка прерывания для блокиров ки прерываний от внешних запросов, Переключение процессора с режима прерывания в основной режим осуш;ествляется микрокомандой Окончание прерывания. Режим вставки обеспечивает асинхронный обмен информацией между процессорами и устройствами вводавывода. Его инициирование осуществляется специальной микрокомандой З пуск вставки при наличии сигнала 1 требования вывода, поступаюш;его от устройств ввода-вывода. Эти команды являются сканируюп ими, т.е. должн присутствовать во всех микропрограм мах с периодом повторения не менее 20-30 тактов. Микрокоманда Запуск вставки при наличии сигнала ( 1 1) устанавливает в 1 третий разряд регистра 184 режима и формирует адрее следующей микрокоманды, равный 0100, являющийся начальным адресом микропрограммы обменаПереключение (возврат) в предшествующий режим осуществляется аппаратной установкой в О третьего .разряда регистра 184 при снятии сигнала (11) требования вывода. При обращении к узлу 199 памяти микрокоманд возможны следующие способы формирования исполнительного адреса: аппаратное формирование адреса при входе в режим прерывания по внешнему запросу и при входе в режим вставки, формирование адреса по счет чикам, находящимся в блоке 5 микропрограммного управления (при ;зыборе очередной микрокоманды из узла 199 значение счетчика увеличивается на 1). Непосредственное (прямое) задание адреса в микрокоманде используется в микрокомандах передач управления блока 5: Белусловный переход, YcjiOBHbm переход по 1, УСЛОВНЫЙ переход по О, Вход в подпрограмму. Формирование адреса по содержимому коммутаторов 6 и 7 выполняется микрокомандами передач управления блока 5: Безусловный переход по значению коммутатора 6, Переход по имени оператора, Переход по коду прерывания, которые в качестве адресов используют содержимое коммутаторов 6 и 7. ,ановка начальных адресов на счетчи;ш 194-197 выполняется по микрокоманде этого подпроцессора Загрузка счетчиков из коммутатора 6, при этом значения адресов задаются в коммутаторе 6 данных причем установка адресов выполняется только на те счетчики, которые не используются в текущем режиме работы процессора. Для пояснения сущности работы процессора рассмотрим в качестве примера реализацию оператора Управление по счетчику. Микропрограмма предназначена для управления ходом выполнения программы. Оператор состоит из пяти байтов: 1-й байт номер оператора; 2-й байт - относительньй адрес ячейки блока 3 памяти, в которой организован программный счетчик, 3-й и 4-й байты непосредственный операнд (эталон); 5-й байт - метка перехода. К содержимому ячейки блока 3 памяти с относительным адресом, указанным во втором байте оператоpa, прибавляется 1 и полученная сумма сравнивается с непосредственным операндом, заданным в 3-м и 4-м байтах оператора. Если результат сравнения больше или равен О то управление передается по метке, указанной в пятом байте оператора, если результат сравнения меньше О то выполняется следующий оператор. На фиг. 13 представлена микропрогра ма оператора Управление по счетчик которая состоит из семи микрокоманд процессора. В первых пяти разрядах 1(0-4) микрокоманды процессора указан КСП, единица в этих разрядах говорит о том, какие блоки работают .в данном такте, а в разрядах 8-31 в поле КУП размещены микрокоманды этих блоков (цифра в поле КУП на фиг. 13 показывает номер блока, микрокоманда которого занимает указанные на рисунке разряды КУП). Выполнение оператора осуществляется за 7 машинных тактов. Последовательность микроопераций при вьшол нении оператора приведена на фиг,14 По оси абсцисс отложено время в тактах, по оси ординат - блок, выполняющий данную микрооперацию. Чте ние двух первых байтов оператора (микрооперация М01) и переход на начало микропрограммы (микрооперагщ М02) производят в конце микропрогра мы предьщущего оператора. В первом такте работают блоки 2 и 4. В поле КУП (фиг. 13) используется первый формат (фиг. 9) микро операции блока 2 и второй формат (фиг. 11) микрооперации блока 4. В разрядах 20-23j поля КУП указывается КОп (111) микрооперации формирования исполнительного адреса блока 2, в разрядах 2.4,25j - адрес (00) регистра общего назначения, в разрядах 26-29 - КОп (1101) микр

операции чтения старшего байта из узла памяти программ блока 4. В блоке 2 формируется исполнительньп адрес (микрооперация МОЗ) блока 3 памяти (фиг. 14). К содержимому регистра общего назначения с адресом (00) прибавляется содержимое коммутатора 7, где находится относительньй адрес (АС01) ячейки блока 3, и сформированный адрес подается в шину 8. Элемент И 73 разрешает вьщачу разрядов |20-25 шины 9 через мультиплексор 74, которые запомиадрес вьщается в узел 145 памяти программ, сигнап обращения к которому формируется по сигналу 163 и синхросигналу Т2. Старший байт из узла

145 записывается на регистр 146 по синхросигналу Т5 (сигнал 164) . Регистр 146 обнуляется (сигнал 167). Во втором такте работают блоки 1 и 4 и блок 3 памяти. В поле КУП

(фиг. 13) используется формат микрооперации блока 1 (фиг. 8), второй формат (Фчг. 10) блока 3 памяти, третий формат (фиг. 11) микроопе7322наются на регистре 75 (КОп) и на регистре 76 (адрес) по синхросигналу Т2. На дешифраторе 77 появляются сигналы 103, 106, 110 и 111, на дешифраторе 78 - сигнал 113. Сигналы 95, 99 и 100 (код 000) разрешают передачу содержимого регистра 86 через мультиплексор 80 и по синхросигналу Т2 и разрешающему сигналу 103 запоминаются на регистре 82. Сигналы 97 и 98 (код 11) разрешают передачу содержимого коммутатора 7 через мультиплексор 81, и по синхросигналу Т2 и разрешакяцему сигналу 106 содержимое коммутатора 7 запоминается на регистре 83. Результат сложения, полученный на сумматоре 84 через мультиплексор 93 (управляющий сигнал 110 равен О), запоминается на регистре 94 по сигналу 111 и синхросигналу Т5. В блоке 4 читается старший байт непосредственного операнда (микрооперация М04) и передается в старшие разряды 0-7 коммутатора 7, младшие разряды 8-15 обнуляются, к содер|жимому счетчика 139 прибавляется 1 Элементы 125 и 126 разрешают вьщачу разрядов 26-29 шины 9 через мультиплексор 128 и разрядов 30, через мультиплексор 127. Адрес запоминается на регистре 129 по синхросигналу ТЗ, код операции - на регистре 130 по синхросигналу ТЗ. Надепзифраторе 132 появляются сигналы 153-158, 160, 162, 163, 164 и 167. Управляющие сигналы 153-155 (код 110), 156-158 (код 110) разрешают передачу содержимого счетчика 139 через мультиплексоры 140 и 141 и запоминание его на регистре 142 по синхросигналу ТЗ. К содержимому регистра 142 на сумматоре 143 прибавляется +1 (сигнал . 160У, и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 рации блока А. В разрядах 16-19} указывается КОп (0100) микроперации вычитание из первого операнда, хранящегося на одном из регистров общего назначения, второго операнда, хранящегося на другом регистре общего назначения. В разрядах 2П-22 хранится адрес (010) первого операнд в разрядах 23-25 - адрес (010) вт рого операнда, в разрядах 26-29J указывается КОп Т1110) микрооперации чтения младшего -байта из узла памяти программ блока 4, в разрядах 30,3Л указан КОп (01)микроопераци чтения слова из ячейки блока 3 памя В блоке 1 формируется 1 в младшем разряде регистра 34 (микрооперация М05), из содержимого регистра 34 вы читается содержимое этого же регист прибавляется 1 в младший разряд, и результат заносится в регистр 34, По синхросигналу Т1 разряды 16-22} шины 9 заносятся нд регистр 18, а разряды 23-25 - на регистр 20.На дешифраторе 19 появляются сигналы 40, 42, 45, 47, 49 - 53, на дешифра торе 20 - сигнал 56. В данной микро операции в разрядах 20-22 и 23-25 шины 9 записан один и тот же адрес (010), поэтому содержимое регистра 34 передается через мультиплексоры 22 и 23, синхросигналу Т2 и сигналу 40 запоминается в регистре 24 по синхросигналу Т2 и сигналу 42 выдач второго операнда в обратном коде-на регистре 25, Вычитание производится на сумматоре 26, где по числу 49 прибавляется 1 в младший разряд. Резуль тат через мультиплексор 30, управляемый сигналами 51-53 (код 000), выдается на регистр 34, где запоминается по управляющему сигналу 50, 56 и синхросигналу Т5, В блоке 3 памяти из ячейки по адресу, находящемуся в тине 8, читается слово в коммутатор данных (микрооперация М06). В блоке 4 читается младший ба непосредственного операнда (микрооперация МОП) и передается в младшие разряды 8-15J коммутатора 7, к содержимому счетчика 139 прибавляется Г Элемент ЮТИ 125 и элемент И 126 разрешают выдачу разрядов 26-29 шины 9 через мультиплек сор 128, Код операции блока 4 запоминается на регистре 130 по синхросигналу ТЗ, На депгифраторе 132 пояяляются сигналы 153-158, 160, 162, 163 и 166, Управляющие сигналы 153155 (код 110), 156-158 (код 110) разрешают передачу содержимого счетчика 139 через мультиплексоры 140 и 141и запоминание его на регистре 142по синхросигналу ТЗ, К содержимому регистра 142 на сумматоре 143прибавляется +1 ( 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6, С регистра 142 адрес выд.ается в узел 145 памяти программ, сигнал обращения к узлу формируется по сигналу 163 и синхросигналу Т2, Младигий байт из узла памяти программ записывается на регистр 147 выдачи в коммутатор 7 (сигнал 166) по синхросигналу Т5, В третьем такте работают блоки 1и 2. В поле КУП (фиг, 13) используется формат (фиг, 8) микрооперации блока 1 и второй формат (фиг, 9) микрооперации блока 2, В разрядах fl 6-1 9 указывается КОп (1000) микрооперации Сложение первого операнда, хранящегося на одном из регистров общего назначения со вторым операндом, хранящимся на втором регистре общего назначения, В разрядах 23-25j хранится адрес первого операнда (110), в разрядах 20-22J адрес второго операнда (010), в разрядах 26-29 указан КОп (1000) микрооперации блока 2, запись содержимого коммутатора 6 на регистр 87, адрес которого (01) указан в разрядах ЗО и 31 поля КУП, В блоке 2(микрооперация М07) элемент Pi 73 разрешает выдачу разрядов 26-3l шины 9 через мультиплексор, 74, которые запоминаются на регистрах 75 и 76 по синхросигналу Т2, На дешифраторе 77 появляются управляющие сигналы 106 и 112, на депотфраторе 78 сигнал 114, На регистр 82 по синхросигналу Т2 записываются б. Комбинация управляющих сигналов 97 и 98 (00) разрешает передачу содержимого коммутатора 6 через мультиплексор 81, которое по управляющему сигналу 106 и синхросигналу Т2 записывается на регистр 33, Сложение двух операндов производится на су маторе 84, и результат записывается.на регистр 87 по сигналам 112 и 114 и синхросигналу Т5, В блоке 1 (микрооперация М08) в качестве первого операнда используется ко 1мутатор 6, а в качестве второго - регистр 34, где в младшем разряде записана 1, результат зaнocиtcя в регистр 38. По синхросигналу Т1 разряды 16-22 шины 9 записываются на регистр 18, на выходе дешифратора 19 появляются сигналы 40, 41, 46, 50-53, На регистр 20 по синхросигналу Т1 записываются разряды 23-25J шины 9, на дешифраторе 21 появляется сигнал 60. На регистр 24 по сигналу АО и синхросигналу Т2 записывается содержимое коммутатора 6, на регистр 25 по сигналу 41, синхросигналу Т2 содержимое регистра 34. Сложение дву операндов производится на сумматоре 26, и результат через мультиплексор, управляемый сигналами 51-53 (код 000) заносится на регистр 38 сигналами 50 и 60 по синхросигналу Т5 . В четвертом такте работают блоки 1, 3 и 4. В поле КУТТ (фиг. 13) используется формат (фиг.8) микроопера ции блока 1, второй формат (фиг. 10) блока 3 памяти, третий формат (фиг. микрооперации блока 4. В разрядах l6-19J указывается КОп (0111) микро операции: Вычитание из первого oneранда, хранящегося на одном из регистров общего назначения, второго операнда, хранящегося на другом регистре с занесением признака пере хода на регистр 20,в разрядах 23-25 адрес (110) первого операнда, в разр дах 20-22 - адрес (111) второго операнда. В разрядах 26-29 указывается КОп (1111) последовательного чтения байтов оператора. В разрядах 30,3lJ указан КОп (10) микрооперации записи слова в ячейку блока 3 памяти. В блоке 3 в ячейку с адресо находящимся в шине 8, записывается слово из коммутатора 6данных (микр операция МОЮ). В блоке 1 происходи сравнение суммы, находящейся в коммутаторе 6 данных, с непосредственным операндом, находящимся в коммутаторе 7 элементов программы, резул тат заносится в регистр 38 (микрооперация М09). По сигхросигналу Т1 разряды i6-22 шины 9 записываются на регистр 18 команд, на дешифратор 19 появляются сигналы 40, 42, 46, 0-53, разряды 23-25 шины 9 записываются на регистр 20 адреса, на д шифраторе 21 появляется сигнал 60. Содержимое коммутатора 6 передается Через мультиплексор 22 (код управляюищх сигналов - 110) и запоминается на регистре 24 по управляющему сигналу 40 и синхросигналу Т2. Содержимое коммутатора 7 передается через мультиплексор 23 (код управляющих сигналов - 111) и запоминается на регистре 25 по управляющему сигналу 42 и синхросигналу Т2. Сложение двух операндов производится на сумматоре 26, и результат через мультиплексор 30 (код управляющих сигналов - 000) заносится на регистр 38 по сигналам 50, 60 и синхросигналу Т5. В данной микрооперации на регистр 27 записывается приз нак условного перехода по сигналу 46 и синхросигналу Т4 и через мультиплек сор (код управляющих сигналов указан в разрядах 24, 25 щин 9 - 10) по связи 13 передается в блок 5. В блоке 4 читается пятый байт операнда в 8-15 разряды коммутатора 7, к содержимому счетчика 139 прибавляется 1 (микрооперация М01). Элементы 125 и 126 разрешают вьздачу разрядов 26-29 шины 9 через мультиплексор 128, которые запоминаются на регистре 130 по синхросигналу ТЗ. На дешифраторе 132 появляются управляющие сигналы 153-158, 160, 162, 163, 165 и 166. Комбинация управляющих сигналов 153-158 разрешает передачу содержимого счетчика 139 через мультиплексоры 140 и 141 и запоминание его на регистре 142 по синхросигналу ТЗ. Далее к содержимому регистра 142 на сумматоре 143 прибавляется +1 (управляющий сигнал 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 адрес вьздается в узел 145 памяти программ. Сигнал обращения к памяти формируется по сигналу 163 и синхросигналу Т2. Прочитанный байт оператора из узла памяти программ записывается на регистр 147 по сигналу 166 и синхросигналу ТЗ, разряды 0-7j регистра 146 обнуляются (сигнал 165). В пятом такте работают блоки 4 и 5. В иоле КУП (фиг. 13) используется второй формат (Лиг. 11) микрооперации блока 4 и первый формат (фиг. (фиг. 12) микрооперации блока 5. В разрядах 26-29 шины 9 указывается КОп (0010) Чтение слова по адресу, указанному в разрядах 8-15J KOMMV27татора 7, из зоны памяти, заданной в разрядах регистра 136, адрес которого (01) задан в 30,31 разрядах шины 9, в разрядах 21-251 тины 9 указан КОп (00010) микрооперации условного перехода по значению признака, равного О. В разряда Г19-201 указан адрес счетчика (00) г 1 в разрядах 16-18, 8-15J - непосредственные операнды - адрес перехода. В блоке f читается слово из памяти программ (микрооперация М012). Элементы 123 и 126 осуществляют выдачу разрядов 30,3lJ П1ИНЫ 9 через мультиплексор 127 и выдачу разрядов 26-29 шины 9 через мультиплексор 128. Адрес и код операции запоминаются соответственно на регистрах 129 и 130 по синхросигналу ТЗ. На дешифраторе 131 адреса появляется сигнал 150, на дешифраторе 132 управляющие сигналы 153-159, 161, 163 и 166. Соответствующая комбинация управляющих сигналов 153-155 (код 011) и 156-158 (код 000) разрешает передачу через мультиплексор 140 разрядов ГО-7 регистра 136 и через мультиплексор 141 разрядов 8-15 коммутатора 7, которые запоминаются на регистре 142 по синхросигналу ТЗ. Далее к содержимому регистра 142 на сумматоре 143 прибавля ется (+2) - сигнал 161 и результат заносится на регистр 136 (сигнал 159 по синхросигналу Т6. С регистра 142 адрес выдается в узел 145 памяти программ. Сигнал обращения формируется по управляющему сигналу 163 и синхросигналу Т2. Слово из-узла памяти программ записывается на реги стры 146 и 147 по управляющим сигналам 164 и 166 и синхросигналу Т5. В блоке 5 происходит условный переход по признаку перехода, равному О (микрооперация М013) на начало микро программы по непосредственному операнду, указанному в разрядах l6-18 8-15 шины 9, если признак перехода равен 1, то к содержимому счетчику прибавляется 1 Через мультиплекс сор 182 (управляющий сигнал - разряд oj шины 9) разряды 21-25 пер даются на дешифратор 183, и вырабатываются управляющие сигналы 209. . Адрес, разряды l9,2p шины 9 по синхросигналу Т6 записываются на ре гистр 180, и на дешифраторе 181 появляется сигнал 205. При наличии си 73 нала признака перехода (вход 13), равного О, на дешифраторе 186 появится комбинация сигналов 225-227 (код 001), разрешающая передачу через мультиплексор 201 разрядов 8-18 шины 9, и при наличии сигнала признака перехода, равного 1, на дешифраторе 186 появляется комбинация сигналов 225-227 (код 011), разрешающая передачу через мультиплексор 201 содержимого счетчика 194. Информация, прошедшая через мультиплексор 201, запоминается на регистре 202 по синхросигналу Т1, откуда адрес выдается в узел 199 памяти микропрограмм. Сигнал обращения формируется по управляющему сигналу 215 и синхросигналу Т2. Слово из узла 199 запоминается на регистре 198 по сигналу 214 и синхросигналу Т5. К содержимому регистра 202 на сумматоре 191 прибавляется 1 (сигнал 217) и через мультиплексор 193 (разрешаю1ций сигнал с ТЗ по Т5) записывается на счетчик 194 по управляющему сигналу 228. В шестом такте работают блоки 2и 4. В поле КУП (фиг. 13) используется первый формат (фиг. 9) микрооперации блока 2 и второй формат (фиг, 11) микрооперации блока 4. В разрядах 20-23 указан КОп (0011) чтения содержимого регистра 88, адрес которого (10) указан в 24,25 разрядах шины 9, в коммутаторе 6. В разрядах 26-29} указывается КОп (1111) микрооперации последовательного чтения байтов оператора и узла 145 памяти программ. В блоке 2 происходит восстановление в коммутаторе 6 данных содержимого ячейки блока 3памяти (микрооперация М014). Элемент И 73 разрешает вьщачу разрядов 20-25 шины 9 через мультиплексор 74, которые запоминаются на регистрах 75 и 76 по синхросигналу Т2, и на дешифраторе 77 появляются управляющие сигналы 103, 106 и 107. Комбинация сигналов 95, 99 и 100 разрешает передачу содержимого регистра 88 через мультиплексор 80, которое запоминается по управляющему сигналу 103 и синхросигналу Т2 на регистре 82. На регистр 83 по синхросигналу Т2 запишутся О (отсутствие разрешающего сигнала 106). Сложение двух операндов произвоится на сумматоре 84, и результат записывается на регистр 90 по сигналу 107 и синхросигналу Т5. В блоке 4 читается первый байт (номер) следующего оператора из памяти программ, передается в разряды 8-15 коммутатора 7, старише разряды 0-7j коммутатора 7 обнуляются, к со держимому счетчика 139 прибавляется 1 (микрооперация MOI). Элементы 125 и 126 разрешают выдачу разрядов 26-291 шины 9 через мультиплексор 128, которые запоминаются на регистре 130 по синхросигналу ТЗ. На дешифраторе 132 появляются управляющие сигналы 153-158, 160, 162, 163, 165 и 166. Комбинация управляющих сигналов 153-158 разрешает передачу содержимого счетчика 139 через мультиплексоры 140 и 141, запоминание его на регистре 142 по синхросигналу ТЗ. Далее к содержимому регистра 142 на сумматоре 143 прибавляется 1 (управляющий сигнал 160), и результат заносится в счетчик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 адрес выдается в узел 145 памяти программ. Сигнал обращения формируется по сигналу 163 и синхросигналу Т2. Прочитанный байт оператора из узла 145 заносится на регистр 147 по сигналу 166 и синхросигналу Т5, разряды o-7j регистра 146 обнуляются (сигнал 165). В седьмом такте работает блоки 3-5 памяти. В поле КУП (фиг. 13) используется первый формат (фиг.10) блока 3, второй формат (фиг. 11) блока 4 и второй формат (Фиг. 12) блока 5. В разрядах 8-12 шины 9 указан КОп (10001) перехода по имени оператора. В разрядах 14,15 шины указан КОп (10) записи слова в ячейку блока 3 памяти. В разрядах 26-2 шины 9 указан КОп (1111) микроопера ции последовательного чтения байтов оператора из памяти программ. В блоке 3 памяти в ячейку с адресом, находящимся в щине 8, записывается слово из коммутатора 6 данных (микро операция М010).В блоке 4 читается ВТОвторой байт следующего оператора в 8-15 разряды коммутатора 7, к содержимому счетчика 139 прибавляется 1 (микрооперация МО1). Элементы 125 и 126 разрешают выдачу разрядов 26-29 шины 9 через мультиплексор 128, которые запоминаются на регистре 130 по синхросигналу ТЗ. На дешиф раторе 132 появляются управляюпц1е сигналы 153-158, 160, 162, 163, 165 и 166. Комбинация управляющих сигналов 153-158 разрешает передачу содержимого счетчика 139 через мультиплексоры 140 и 141, которое запоминается на регистре 142 по синхросигналу ТЗ. К содержимому регистра 142 на сумматоре 143 прибавляется 1 (сигнал 160) и результат заносится в счеТ чик 139 (сигнал 162) по синхросигналу Т6. С регистра 142 адрес выдается в узел 145 памяти. Сигнал обращения к узлу 145 формируется по сигналу 163 и синхросигналу Т2. Прочитанный байт оператора из узла 145 заносится на регистр 147 по сигналу 166 и синхросигналу Т5, разряды 0-7 регистра 146 обнуляются (сигнал 165). В блоке 5 происходит переход в таблицу адресов микропрограмм по значению разрядов 8-15 коммутатора 7 на начало следующей микропрограммы (микрооперация М02). Через мультиплексор 182 (разрешающий сигнал - разряд OJ шины 9) разряды я-121 передаются на деамфратор 183, и вырабатываются управляюш5 е сигналы 209-215. Комбинация сигналов 225-227 (000) дешифратора 186 разрешает передачу через мультиплексор 201 содержимого коммутатора 7, которое по сийхросйгналу Т1 записывается на регистр 202, откуда адрес выдается в узел 199 памяти микропрограмм. Сигнал обращения к памяти формируется по управляющему сигналу 215 и синхросигналу 12. Информация, выдаваемая из узла 199 памяти микропрограмм, является началом микропрограммы следующего оператора и по сигналу 214 и синхросигналу Т5 записывается на регистр 198. Результаты оценки быстродействия приведены в табл. 23, в которой приняты следующие обозначения; А - процессор с традиционной архитектурой, вьтолненной на интегральных схемах средней и высокой степени интеграции В - предлагаемый процессор, выполненный на интегральных схемах малой и средней степени интеграции (А-2009 БИС); С - предлагаемый процессор, вьтол-. ненный на интегральных схемах средней и высокой степени интеграции (А-2009 БИС).

31114927332

Как видно из табл. 23, на выбран-1,1 - 1,2. Это же соотношение для

ных наборах алгоритмов, кроме набо-процессоров А и Сдвыполненных на элера 01, отношение быстродействия про-ментной базе одного уровня, достигамрссоров А и В равно в среднемет 2-2,5.

351149273

Таблица 2

Код управляющих сигналов

53

52

51

О О

о 1

о 1

1 1

о о 1 1

о 1

о 1

Код управляющих сигналов

24р

25р

36

.Таблица 3

Информация, проуправляющихгналов ходящая на выход мультиплек21р

22р сора 23 с реги-стра

32 33 34 35 36 37 38 39

о 1

о о 1 1

о 1

о 1

о о 1 1

о 1

Таблица 4

Информация, проходящая на выход мультиплексора 30 .

Результат с сумматора Результат со сдвигом вправо на 1р Результат со сдвигом вправо на 2р Результат со сдвигом влево на 1 р, Результат логического умножения Результат IOгичecкoгo сложения Результат по модулю 2 С регистра 27

Таблица 5

Информация, проходящая на выход мультиплексора 28

411149273

Таблица 7

42

Таблица 8

451149273

Таблица 11

Информация, проходящая на выход мультиплексора 127

О

12р, 13р

1 ЗОр, 31р

о

о 1 1

о о 1

Код управляющих сигналов

157

156

158

О

о 1

О

1

о 1

1 о о

о

1 о

1

46

Таблица 12

Информация, проходящая на выход мультиплексора 128

8р - Пр

о 1 26р - 29р

Таблица 13

коммутатора 7 (Ор-7р)

о 1 о 1 коммутатора 6 (Ор-7р) регистра 135 (Ор-7р) регистра 136 (Ор-7р) регистра 137 (Ор-7р)

о 1 о регистра 138 (Ор-7р) регистра 139 (Ор-7р)

Таблица 14

Информация, проходящая на выход мультиплексора 141

коммутатора 7 (8р-15р) коммутатора 6 (8р-15р) регистра 135 (8р-15р) регистра 136 (8р-15р) регистра 137 (8р-15р) регистра 138 (8р-15р) регистра 139 (8р-15р)

511149273

Таблица 16 Примечание.

52

Таблица 17 При составлении микpoпpoгpa м не допускается равенства номера рабочего регистра (221-224) и номера загружаемого регистра (205-208)

Код управляющих сигналов

ТЗ по Т.5 Т5 по ТЗ

Т а б л и и а 19

Информация. проходящая на выход мультиплексора

С сумматора 191 С коммутатора 6

55

56

1149273 Таблица 22 «tj . 4

SM

Л

5i %

« t (.

Sj

l ЛЩ1Й2Э ЩШ,I {Ж1

18

О

ксп

€

КС

Jf

5 16

W 0

:2

/

JO

J/

/iOn

Фиг. W

/7 /01/

;

(vi

Ub

N