Микропрограммный процессор с самоконтролем Советский патент 1983 года по МПК G06F15/00 G06F11/16 

вым входом второго блока элементов ИЛИ , выходы которых соединены соотSeTcteeHHoс первым и вторым информационньО и входами блока анализа, выход первого элемента И соединен с первым управляющим входом блока анализа, выход которого соединен с входом триггера фиксации сбоя, выход которого соединен с первым управляющим входом арифметико-логического блока, выход блока памяти микрокоманд соединен с входом регистра микрокоманд, выход адреса которого соединен с информационными входами второго и седьмого блоков элементов И и вторым управляющим-: входом арифметико-логического блока, выход микроопераций регистра микрокоманд соединен с входом микроопераций арифметико-логического блока, выход кода логических условий регистра микрокоманд соединен с информационными входами первого и восьмого блоков элементов И, выход которого соединен с третьим входом первого блока элементов ИЛИ, управляющий выход регистра микрокоманд соединен с вторым управляющим входом первого бло ка элементов И, а через второй элемент НЕ - с вторым входом первого элемента И,отличающийся тем, что, с целью повышения достоверности функционирования и оперативности контроля, введен третий элемент НЕ причем выход конца операции арифметико-логического блока через третий элемент НЕ соединен с управляющим входом восьмого блока элементов И, вы ход элемента задержки и выход второго

10

09

элемента НЕ соединен с первым и вторым входами второго элемента И, выход которого соединен с вторым управляющим входом блока анализа , выход ре гистра адреса соединен с третьим информационным входом блока анализа,выход буферного регистра соединен с вторым входом второго блока элементов ИЛИ и четвертым управляющим входом блока анализа.

2, Процессор по п.1, от л и чающийся тем, что блок анализа Содержит комбинационный сумматор схему сравнения, первый, второй и третий элементы И, и элемент ИЛИ, причем первый и второй информационные входы блока анализа соединены соответственно с первым и вторым входами схемы сравнения , выход которой соединен с первым входом первого элемента И, первый управляющий вход блока анализа соединен с вторым входом -первого элемента И, выход которого соединен с первым входом элемента ИЛИ, третий и четвертый информационные входы блока анализа соединены соответственно с первым и вторым входами комбинационного сумматора , выходы которого соединены с входами второго элемента И второй управляющий вход блока анализа и выход второго элемента И соединены соответственно с прямым и инверсным входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ является выходом блока анализа.

1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР С САМОКОНТРОЛЕМ, содержащий арифметико-логический блок, блок памяти микрокоманд, регистр кода операции, регистр микрокоманд, регистр адреса, буферный регистр, блок анализа, триггер фиксации сбоя, первый, второй , третий, четвертый, пятый, шестой, седьмой и восьмой блоки элементов И, первый и второй элементы И, первый и второй блоки элементов ИЛИ, первый и второй элементы ИЛИ , первый и второй элементы НЕ и элемент задержки, причем первмй и второй входы процессора соединены соответственно с входами операндов и синхроимпульсов арифметико-логического блока, выход операндов которого является выходом процессора, выход логических условий арифметико-лоп ческого блока соединен с первым управляю(цим входом первого блока элементов И, выход которого соединен с первым информационным входом регистра адреса, выходы второго и третьего блоков элементов И , .соединены соответственно с вторым и третьим информационными входами регистра адреса, выход которого соединен с адресным входом блока памяти микрокоманд и информационными входами четвертого и пятого блоков элементов И, выход начала операции арифметико-логического блока соединен с управляющим входом третьего блока элементов И и первым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, управляющими входами четвертого и шес- того блоков элементов И, а через первый элемент НЕ - с управляющим входом второго блока элементов И, выход конца операции арифметико-логического бло-;, . блока соединен с вторым входом первого элемента ИЛИ, установочными входа(/ ми регистра адреса, буферного регистра и управляющим входом седьмого блока элементов И, выход которого соеди ен с первым входом первого блока эле-S ментов ИЛИ, выход кода операции арифметико-логического блока соединен с входом регистра кода операции , выход ,которого соединен с информационными входами третьего и шестого блоков эле ментов И, выход управляющих сигналов считывания арифметико-логического бло ка соединен с управляющим входом блока памяти микрокоманд, управляющим входом пятого блока элементов И и через элемент задержки - с вторым входом второго элемента ИЛИ , выход которого соединен с первым входом первого элемента И, .выход пятого блока элементов И соединен с информационным входом буферного регистра, выходы четвертого, и шестого блоков элементов И соединены соответственно с вторым вхо дом первого блока элементов ИЛИ и пер

1

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении самокоитролируемых процессоров ЭВМ с микропрограммным управлением.

Известны микропрограммные процессоры с контролем, содержащие операционный блок, блок памяти микрокоманд,, регистры адреса Ti микрокоманд, блок сравнения, триггер фиксации сбоя, логические элементы И, ИЛИ, НЕ СП, С2.

Heдocтatкaми этих устройств являются низкие достоверность функционирования и оперативность контроля.

Наиболее близким по технической $ сущности и достигаемому положительному эффекту к предлагаемому является микропрограммный процессор с самоконтролем , содержащий блок памяти микрокоманд, арифметико-логический в блок, peгиctp кода операции микрокоманд, регистр адреса, буферный регистр, блок анализа, триггер фикса31ции сбоя, элементы И, ИЛИ, НЕ и.элемент задержки примем первый выход арифметико-логического блока через первый элемент И соединен с первым входом регистра адреса, выход которого соединен с первыми входами второго и третьего элементов И и блока памяти, выход которого соединен с входом регистра микрокоманд , первый ход которого соединен с первым входо арифметико-логического блока , а также, через четвертый элемент И и первы элемент ИЛИ с первым входом блока ан лиза , а через пятый элемент И с вторым входом регистра адреса, третий вход которого соединен с вторыми вых дами арифметико-логического блока и четвертого элемента И, с первым входом буферного регистра , а такжечере второй элемент ИЛИ и первый элемент НЕ с вторым входом пятого элемента И второй выход регистра микрокоманд со динен с вторым входом арифметико-лог меского блока, третий выход которого соединен с входом регистра кода oneраций , выход которого соединен через шестой элемент И с четвертым входом регистра адреса, а через седьмой эле мент И и третий элемент ИЛИ - с вторым входом блока анализа, выход кото рого соединен с единичным входом три гера сбоя, единичный выход которого соединен с третьим входом арифметико логического блока, четвертый выход которого соединен с вторыми входами второго элемента ИЛИ и шестого элемента И, третий выход регистра микро команд соединен с вторым входом первого эле.мента И,. а через восьмой эле мент И, с вторым входом первого элемента ИЛИ, пятый выход арифметико-ло гического блока соединен с вторыми входами блока памяти и второго элемента И, выход которого соединен с вторым входом буферного регистра , а через элемент задержки, четвертый элемент ИЛИ и девятый элемент И пятый выход операционного блока соединен с третьим входом блока анализа четвертый выход регистра микрокоманд соединен с третьеим входом первого элемента И, а через второй элемент НЕ с вторым входом девятого элемента И, выход второго элемента ИЛИ соединен с вторыми входами четвертого элемента ИЛИ, седьмого и третьего элемента И, выход которого соединён с третьим входом первого элемента ИЛИ. 094. . В указанном процессоре с целью повышения достоверности функционирования и оперативности контроля осуществляется контроль правильности выбора реализуемой микропрограммы путем сравнения кода операции и адреса первой считываемой микрокоманды, а также осуществляется контроль соответствия каждой считанной, линейной микрокоманды ее адресу путем сравнения этого адреса с контрольным адресом, задаваемым в свободном поле логических условий линейных .микрокоманд. Кроме того , в процессоре контролируется соответствие вьтолненной микропрограммы заданному коду операции путем сравнения кода операции с контрольным кодом, задаваемым в свободном поле адреса конечной микрокоманды микропрограммы С 3. Недостатками известного процессора являются низкие достоверность функционирования и оперативность контроля. Низкая достоверность функционирования обусловлена тем, что средствами контроля процессора не обнаруживаются искажения адресов микрокоманд, вызванные отказами и сбоями адресных разрядов ячеек блока памя ти, а также сбоями регистра адреса или поля адреса регистра микрокоманд. Исключение составляют лишь те искажения, которые приводят к переходу в зону адресов микрокоманд, принадлежащих микропрограмме с другим кодом операции, и которые в процессоре могут быть обнаружены при сравнении кода операции с содержимым поля адреса конечной микрокоманды микропрограммы. Вследствие этого в процессоре возможен пропуск микрокоманд, нарушение порядка их выполнения, а также переход к реализации микрокоманд, не при надлежащих реализуемой микропрограмме, т.е. возможно нарушение функции nepexoftOB. Контроль правильности считывания микрокоманд, реализуемый в процессоре путем сравнения адреса , по которому считана микрокоманда , с адресом, который записан в свободном поле логических условий , позволяет обнаружить лишь те нарушения функции переходов, которые вызваны отказами и сбоями схем управления выборки в блоке памяти. Нарушения функции переходов, вызванные отказами регистра адреса или 51 поля адреса.регистра микрокоманд, в процессоре могут быть косвенно обнаружены при сравнении кода операции с содержимым поля адреса конечной микрокоманды микропрограммы. Это возможно благодаря тому, что отказы поля адреса регистра микрокоманд при водят к искажению содержимого поля адреса конечной микрокоманды , а отказы регистра адреса- искажают нулевое состояние этого регистра при установке его в нуль, вследствие чего его содержимое, складываясь с содержимым поля адреса регистра микрокоманд, искажает записанный в этом поле код. Таким образом, отказы регистра ад реса и поля адреса регистра микрокоманд, а также некоторые отказы и сбои адресных разрядов ячеек памяти обнаруживаются лишь в конце выполнения, микропрограммы, а не в момент их , возникновения, чем обуславливается низкая оперативность контроля .ч - Низкая оперативность контроля обу славливает также и низкую глубину диагностирования указанного микропрограммного, процессора, так как в момент обнаружения отказа отсутствует информация о моменте его возникно вения и состоянии аппаратуры. Это ог раничивает применение известного про цессора в системах, работающих в режиме реального времени. Целью изобретения является повыше ние достоверности функционирования и оперативности контроля микропрограммного процессора. Поставленная цель достигается тем что в микропрограммный процессор с самоконтролем, содержащий арифметико логический блок, блок памяти микрокоманд, регистр кода операции, регистр микрокоманд, регистр адреса, б ферный регистр, блок анализ-а, тригге фиксации сбоя, первый, второй , трети четвертый, пятый, шестой, седьмой и восьмой блоки элементов И, первый и второй элементы И, первый и второй блоки элементов ИЛИ, первый и второй элементы ИЛИ, первый и второй элементы НЕ и элемент задержки, причем первый и второй входы процессора сое динены соответственно с входами операндов и синхроимпульсов арифметикологического блока, выход операндов которого является выходом процессора выход логических условий арифметикологического блока соединен с первым 096 управляющим входом первого блока элементов И, выход которого соединен с первым информационным входом регистра адреса, выходы второго и третьего блоков элементов И соединены соответственно с вторым и третьим информационными входами регистра адреса, выход которого соединен с адресным входом блока памяти микрокоманд и информационными входами четвертого и пятого блоков элементов И, выход начала операций арифметико-логического блока соединен с управляющим входом третьего блока элементов И и первым .входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, управляющими входами четвертого и шестого блоков элементов И, а через первый элемент НЕс управляющим входом второго блока элементов И, выход конца операции v. арифметико-логического блока соединен с вторым входом первого элемента ИЛИ, установочными входами регистра адресабуферного регистра и управляющим входом седьмого блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, выход кода операции арифметико-логического блока соединен с входом регистра кода операции, выход которого соединен с информационными входами третьего и шестого блоков элементов И, выход управляющих сигналов считывания арифметико-логического блока соединен с управляющим входом блока памяти микрокоманд, управляющим входом пятого блока элементов И и через элемент задержки - с вуорым входом второго элемента ИЛИ , выход которого соединен с первым входом первого элемента И, выход пятого блока элементов И соединен с информационным входом буферного регистра , выходы четвертого и шестого блоков элементов И соединены соответственно с вторым входом первого блока элементов ИЛИ и первым входом второго блока элементов ИЛИ, выходы которых соединены соответственно с первым и вторым информационными входами блока анализа, выход первого элемента И соединен с первым управляющим входом блока анализа, выход которого соединен с входом триггера фи1(сации сбоя , выход которого соединен с первым управляющим входом арифметико-логического блока , выход блока памяти микрокоманд соединен с входом регистра микрокоманд, выход адреса которого 7i соединен с информационными входами второго и седьмого блоков элементов И и вторым управляющим входом арифметико-логического блока, выход микроопераций регистра микрокоманд соединен с входом микроопераций арифметико-логического блока,выход кода ло гических условий регистра микрокоман соединен с информационными входами первого и восьмого блоков элементов И, выход которого соединен с третьим входом первого блока элементов ИЛИ, управляющий выход регистра микрокоманд соединен с вторым управляющим входом первого блока элементов И, а через второй элемент НЕ - с вторым входом первого элемента И, дополнительно введен третий элемент НЕ, при чем выход конца операции арифметикологического блока через третий элемент НЕ соединен с управляющим вхо- дом восьмого блока элементов И, выход элемента задержки и выход второго элемента НЕ соединены соответственно с первым и вторым входами второго элемента И , выход которого соединен с вторым управляющим входом блока анализа, выход регистра адреса соединен с третьим информационным вхо дом блока анализа, выход буферного реги стра соединен с вторым входом второго блока элементов ИЛИ и четвертым информационным входом блока анализа. iSjioK анализа содержит комбинационныи сумматор, сумматор по модулю два первый, второй и третий элементы И и элемент ИЛИ, причем первый и второй информационные входы блока анали за соединены соответственно с первым и вторым входами схемы сравнения , вы ход которой соединен с первым входом первого элемента И, первый управляющий вход блока анализа соединен с вторым входом первого элемента И, вы ход которого соединен с первым входо элемента ИЛИ, третий и четвертый информационные входы блока анализа сое динены соответственно с первым и вто рым входами комбинационного сумматора, выходы которого соединены с вход ми второго элемента И, второй управляющий вход блока анализа и выход вт рого элемента И соединены соответственно с прямым и инверсным входами третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ является выходом блрка анализа. 09 8 Сущность изобретения состоит в повышении достоверности функционирования и оперативности контроля микропрограммного процессора путем организации проверки соответствия адреса очередной микрокоманды адресу предшествовавшей ей микрокоманды. Это позволяет с задержкой не более одного такта обнаруживать искажения функции переходов процессора, вызванные отказами и сбоями адресных разрядов ячеек блока памят.. и сбоями регистра адреса и поля адресов регистра микрокоманд. Кроме того, это позволяет сократить до одного такта время обнаруживания искажений функции переходов процессора, вызванные отказами регистра адреса и поля адреса в регистре микрокоманд. Для реализации этой возможности в блоке анализа имеется комбинационный сумматор, в котором из адреса очередной микрокоманды вычитается адрес предшествовавшей ей микрокоманды. При нарушении функции переходов эти адреса будут отличаться более чем на единицу. При этом формируется сигнал сбоя. Кроме того , в данном микропрограммном процессоре сохраняются все виды контроля, имевшиеся в известном. Так, при выполнений первой микрокоманды микропрограммы 2 рнтролируется правильность выбора реализуемой микропрограммы путем сравнения кода операции с адресом этой микрокоманды. При этом одновременно контролируется нулевое состояние регистра адреса, и буферного регистра. После считывания каждой линейной микрокоманды контролируется ее соответствие заданному адресу. С этой целью в поле логических условий, которое в линейных микрокомандах свободно задается адрес этой микрокоманды, который сравнивается с адресом , установленным в регистре адреса. Это позволяет обнаружить нарушения функции переходов процессора , вызванные отказами и сбоями схем управления выборкой микрокоманд в блоке памяти. Кроме того, в процессоре контролируется соответствие выполненной микро программы заданному коду операции путем сравнения кода операции с контрольным кодом, заданнымв свободном поле адреса конечной микрокоманды . микропрограммы. При этом одновременфериого регистра и регистра адреса. На фиг. 1 приведена функциональна схема микропрограммного процессора с самоконтролем; на фиг. 2 - функциональная схема блока анализа; на фиг. 3 функциональная схема арифме тико-логического блока; на фиг. 4 функциональная схема преобразователя кодой. Микропрограммный процессор фиг,1 содержит арифметико-логический блок 1 , первый элемент ИЛИ 2, первый элемент НЕ 3 регистр k кода-операции, третий 5 и шестой 6 блоки элементов И, третий элемент НЕ 7 .Пятый fблoJ 8 элементов И, (буферный ре4 гистр 9, первый 10 и второй 11 блоки элементов И, регистр 12 адреса, элемент 13 задержки, четвертый И, седь мой 15 и восьмой 16 блоки элементов И, первый 17 и третий 18 блоки элементов ИЛИ, блок 19 памяти микрокоманд, регистр 20 микрокоманд с поля,.ми адреса 21, микроопераций 22, кода логических условий 23 и управляющим Лметки ветления ) 24, второй элемент НЕ 25, второй элемент И 26, второй элемент ИЛИ 27, первый элемент И 28 блок 29 анализа и триггер 3 фиксации сбоя, выходы 31-35 соответственно логических условий, начала, конца и кода операции и импульсов считывания йрифметико-логического блока,второй 36 и 37 управляющие входы, первый 38, второй 39, четвертый kQ и третий. 41 информационные входы и выход 42 блока анализа вход 43 микроопераций, второй 44 и первый 45 управляющие входы арифметико-логического блока, первый 46 и второй 47 входы и выход 48 процессора Свход операнда, синхроимпульсов вход операндов арифметико-логического блока }. Блок анализа (фиг,2) содержит сум матор 49 по модулю два, комбинацирнный сумматор 50, второй 51, первый 52 и третий 53 элементы И и элемент ИЛИ 54, -Арифметико-логический блок (фиг.З.) содержит кодопреобразователь 55 , регистр 5б операнда и сумматор 57. Кодопреобразователь 52 (фиг.4 содер)«гйт дешифратор 58 и шифратор 59 Входы 60 и 61 и выход 62 кодопреобразоватепя соединены соответственно с выходами регистра операндов, сумматора и входом сумматора.

Выдача результата из сравнения происходит при подаче разрешающего сигнала на вход 37 блока. Адрес очередной предназначен для выполнения операции над операндами, поступающими на вход 6 регистра операнда, по микрокомандам, поступающим на вход 3, а также для формирования сигналов, задающих условия работы устройства управления процессора. На вь1ходе 31 формируются значения логических условий, на выходе 32сигнал начала операции, на выходе 33 сигнал конца операции, на выходе 3 подается код операции, на выход 35 импульсы считывания микрокоманд из блока памяти. Регистр k кода операции предназначен для записи и хранения кода операции до окончания выполнения операц11И. Регистр 12 микрокоманд и.спользуется для записи и хранения адреса микрокоманды, считываемой из блока 19 памяти. Блок 19 памяти служит для хранения микрокоманд и выдачи их на выход по сигнйлу считывания в соответствии с заданным адресом, Регистр 20 микрокоманд предназначен для записи и хранения считанной микрокоманды. В поле 21 хранится адрес следующей микрокоманды, в поле 22 - код микрооперации, в поле 23 - код логическихусловий (задается только в микрокомандах ветления), в поле 24 записывается метка, идентифицирующая микрокоманды ветления. Буферный регистр 9 используется для записи и хранения адреса считанной микрокоманды домомента начала считывания следующей за не микрокоманды . Блок 29 анализа служит для проверки совпадения адреса, по которому считана линейная микрокоманда, с контрольным адресом, записанным в ее свободном поле логических условий а также для сравнения адресов очередной и предшествовавшей ей микрокоманды. При совпадении адреса с содержимым роля логических условий или в случае, когда адреса очередной и предшествовавшей ей микрокоманд отпичаются более чем на единицу, на выходе 42 блока формируется сигнал сбоя. Содержимое поля логических условий подается на вход 38 блока, а сравниваемый с ним адрес - на вход 33. ,1110 микрокоманды подается на вход I блока, а адрес предшествовавшей ей микрокоманды - на вход 0. Результат их сравнения выдается при подаче разрешающего сигнала на вход 36 блока. Элемент ИЛИ 2 предназначен я формирования сигнала, управляющего подачей содержимого регистров t и 12 на блок 29 сравнения кодов, подачей адреса на регистр 12, а также выда-чей результата сравнения кода операции с адресом первой микрокоманды и с содержимым поля адреса конечной микрокоманды. Элемент НЕ 3 и блок 11 элементов И используются для управления подачей адреса на регистр 12. Элементы И блока 10 предназначены для модификации младших разрядов регистра 12 адреса в соответствии с ре зультатом проверки логических условий . Элементы И блока 5 служат для управления подачей кода операции регистр 12 адреса. Элементы И блока 6 предназначены для управления подачей информации из регистра Ц кода операции на блок 29 анализа. Элементы И блока 1ч используются для управления подачей информации из регистра 12 адреса на блок 29 анализа. Элементы И блока 15 предназначены для управления подачей информации из поля 21 адреса регистра 20 на блок 29 анализа. Элементы И блока 16 служат для управления подачей информации из 23 поля логических условий регистра 2Р на блок 29 айализа. Элемент НЕ 7 предназначен для управления блоком 16 элементов И. Элементы ИЛИ блоков 17 и 18 испол зуются для подачи информации на входы 38 и 39 блока 29 анализа. Элемент И 26 предназначен для фор мирования сигнала разрешения выдачи результата сравнения адресов очередной и предшествовашей ей микрокоманд Элемент И 28 служит для формирова ния сигнала разрешения выдачи резул( тата сравнения адреса микрокоманды г содержимым поля логических условий. Элемент НЕ 25 предназначен для блокировки выдачи результатов сравне ния при считывании микрокоманды ветвления . Элемент 13 задержки используется ля задержки момента формирования сигналов разрешения сравнения на время, необходимое для считывания микрокоманды из блока 19 памяти. Элемент ИЛИ 27 предназначен для управления элементом И 28. Многопрограммый процессор с самоконтролем работает следующим образом, Выполнение каждой команды разделено на два цикла: цикл -выборки команды и цикл ее исполнения в соответствии с кодом операции. Первый цикл является общим для всех команд в то время как цикл исполнения состоит из различных микропрограмм для различных команд. В конце цикла выборки команды код операции поступает по шине 3 в регистр Ц. Затем на выходе 32 операционного блока формируется сигнал начала операции, по которому код операции через блок элементов И 5 поступает в регистр 12 адреса. Правильность записи кода операции в регистр 12 контролируется путем сравнения содержимого регистров 12 и k в блоке 29 анализа. При этом код из регистра поступает на вход 30 через блок И 6 элементов и блок 18 элементов ИЛИ, а из регистра 12 через блок 1 элементов И и блок 17 элементов ИЛИ. Блоки 6 v( Ц элементов в это время открыты сигналом начала операции, проходящим через элемент ИЛИ 2. Сигнал разрешения выдачи результата сравнения кодов поступает с выхода элемента ИЛИ 2 на вход 37 блока 29 анализа через элемент ИЛИ 27 и элемент И 28, открытый единичным сигналом с выхода элемента НЕ 25(.разряд метки 2( регистра 20 равен нулю). При этом одновременно проверяется нулевое состояние регистра 9 и поля 23 регистра 20, содержимое которых подается на входы 39 и 38 соответственно через блок 18 элементов ИЛИ и блоки 16 элементов И и 17 элементов ИЛИ, При несовпадении кодов блок 29 анализа формирует сигнал сбоя, по которому триггер 30 устаналивается в единичное состояние и блокирует работу процессора. В противном случае начинает выполняться цикл исполнения команды. При этом по первому сигналу на шине 35 из блока 19 памяти считывается первая микрокоманда, которая записывается в регистр 20 микрокоманд. Так как в ходе выполнения микропро - раммы сигнала начала и конца операции на шинах 32 и 33 отсутствуют, то на выходе элемента НЕ 3 сохраняется единичный сигнал, открывающий блок 11 элементов И. Через этот блок в регист 12 с поля 21 регистра 20 поступает адрес очередной микрокоманды. При считывании микрокоманды прове .ряется соответствие ее тому адресу Л., который был задан в регистре 12. осуществления проверки этот адрес в начале такта считывания по сигналу на шине 35 записывается в регистр 9 и подается с него на вход 39 блока 29 анализа. S поле логических условий 23 регистра 20 при правильном считывании линейной микрокоманды дол- jo жен быть записан ее адрес А , а в по ле 2 метки должен быть нуль. Содержимое поля логических условий 23 под ется на вход 38 блока 29 анализа через открытый блок 16 элементов И и блок 17 элементов ИЛИ и сравнивается с содержимым регистра 9 . Сигнал, раз решающий сравнение, подается на вход 37 блока 29 анализа через элемент ИЛИ 27 и открытый элемент И 28 с выхода элемента 13 задержки. Результат сравнения фиксируется триггером 30. Таким образом контролируется работа регистра 12, схем управления выборкой микрокоманд и поля логических условий блока 19 памяти, а также поля 23 регистра 20. Одновременнно кон ролируется работа блока элементов И регистра 9, блоков 1б элементов И и 17 элементов ИЛИ, относящихся к конт рольному оборудованию. Кроме того, при считывании микрокоманды контролируется.функция переходов процессора путем проверки соответствия адреса А чередной микрокоманды адресы А| считанной микрокоманды. В качестве контрольного приз нака используется величина разности адресов и А . Так как проверка осуществляется только для линейных микрокоманд, адреса которых закодированы последовательно, то для соседних микрокоманд величина этой разности не может превышать единицу.

Адрес А, подается на вход 0 блока 29 анализа из регистра 9 , а адрес А« - на вход tl этого блока с выхода регистра 12. Сигнал, разрецающий сравнение, подается на вход

ментов-И, открытый сигналом с шины 33

того, через блок l8 элементов ИЛИ на вход 39 блока подается содержимое регистра 9, а на вход 38 через блок 17 элементов ИЛИ и открытый блок 1 элементов И подается содержимое регистра 12. 36 блока 29 анализа с,выхода элемента 13 задержки через элемент И 26. Если сравниваемые адреса отличаются более чем на единицу, на выходе блока 29 анализа формируется сигнал сбоя. Таким образом контролируется работа поля адреса блока 19 памяти,по- ля 22 регистра 20, а также регистра 12.: При отсутствии сбоев на шине 35 появляется следующий сигнал считывания, по которому аналогично вышеопи а санному из блока 12 памяти по адресу, установленному в регистре 12, считывае1ся следующая микрокоманда и осуществляется сравнение ее адреса с содержимым поля 23 логических.условий и с адресом следующей микрокоманды. считанным из блока 9 памяти в регистр 12. Если считаннная микрокоманда является условной микрокомандой ветвления, -то в поле 2Ц метки записывается единица. По сигналу с поля 24-метки запираются элементы И 2б и 28, запрещая сравнение адресов в блоке 29 анализа, а также отпивается блок 10 элементов И, который в соответствии со значениями логических условий на шине 31 модифицирует младшие разряды регистра 12, заданные в поле 23 логических условий. После считывания кон гмной микрокоманды реализуемой микропрограммы и осуществления вышеописанных проверок на шине 33 формируемся сигнал конца операции по которому регист ры 12 и 9 обнуляются, а блок 29 анализа сравнивает код операции , установленный на регистре , с содержимым поля 21 адреса регистра 20. В этом поле записан код выполненной операции. Содержимое регистра k подается на вход 39 блока 29 анализа через блок. 18 элементов ИЛИ и блок 6 элементов и , открытый сигналом с выхода 2 элемента ИЛИ, Содержимое поля 21 адреса подается на вход 38 блока 29 анализа через блок 17 элементов ИЛИ и блок 15 элеЕсли суммарный код регистра кода операции и.регистра 9 равен суммарному код:, установленному- в поле 21 адреса регистра 20 и в регистре 12 адреса, то это означает, что микропрограмма выполнена в соответствий с заданным кодом операции, а регистры 9 и 12. работоспособны и установлены а нуль. В этом случае процессор переходит к выполнению цикла выборки следующей команды.

Если же сравниваемые коды не равны, то это означает или сбой какоголибо из регистров ,Э,2 или поля 21 регистра 20, либо несоответствие выполненной микропрограммы заданному коду операции. В этом случае блок 29 анализа формирует сигнал сбоя, по которому процессор переходит к повторению участка микропрограммы или к поиску места отказа.

Таким образом, в предлагаемом микропрограммном процессоре наряда с контролем правильности начала и конца выполнения микропрограммы и работы схем управление выборкой микрокоманд из блока памяти, имевшим место в известном, осуществляется контроль правильности задания адреса каждой очередной микрокоманды.

Исключение составляют адреса лишь тех микрокоманд, которые следуют за микрокомандами ветвления.

15

Кроме того, полностью сохраняется свойство самопроверяемости элементов процессора,входящих в состав контроль ного оборудования.

Фиг2

Д/

55

1

54

35

«/

Я

57

-04

56

Ф(4г.З

фугЛ