Устройство для ретрансляции речевых сигналов Советский патент 1993 года по МПК H04J3/17 

38 является входом начальной установки (НУ) устройства. Выход триггера 1 подключен к первому входу элемента И2,9,22. Вход частоты приема устройства соединен со вторым входом элементов И2, 9. Выход элемента И2 подключен к входу синхронизации (С) блока 3 и суммирующему счетному входу счетчика 27, выходы которого подключены к первым входам блока сравнения 34, вторые входы которого являются входами константы (числа 4), Информационные (Д) входы блока 3 объединены с группой входов блока

5,являются информационными входами устройства. Выходы блока 3 соединены с информационными входами блока 4, выходы которого подключены к первым информационным входам блока 32, выходы которого я вляются информациолнными выходами устройства. Первый выход дешифратора 5 подключен к входу синхронизации регистра

6,второй - регистра 7, а третий - регистра 8, выход каждого из которых подключен к первому входу элементов И соответственно 17, 18, 19. выходы которых подключены к входам элемента 3 ИЛИ-НЕ 20, выход которого, в свою очередь соединен с вторым входом формирователя 21. Информационный вход каждого из регистров б, 7, 8 подключен к единичной шине, а вход установки нуля каждого из них объединен с.первым входом элемента ИЛИ 14, входом установки нуля счетчика 13, триггера 16 и выходом формирователя 21. Выход элемента И 9 подключен к счетному входу счетчика 10, выходы которого подключены к входам дешифратора 11 и группе входов дешифратора 15, первый, второй и третий выходы которого подключены ко второму входу соответственно элементов 17,18,19. а первый выход, кроме того, подключен к входу синхронизации триггера 16, информационный вход которого соединен с единичной шиной,

Первый выход дешифратора 11 подключен к одному из входов дешифратора 5 м через инвертор 12 к третьему входу элемента И 2, четвертый вход которого соединен с инверсным выходом триггера 16 и счетному входу счетчика 13, выходы которого подключены ко второй группе входов дешифратора 15. Второй выход дешифратора 11 соединен с вторым входом элемента ИЛИ 14, выход которого подключен к входу установки нуля счетчика 10, Выход элемента И 22 подключен к счетному входу счетчика 23, выход которого подключен к входу синхронизации триггера 24, информационный вход которого подключен к единичной шине. Вход установки нуля счетчика 26 подключен к выходу элемента ИЛИ 41, Второй вход элемента И

22 объединен с первым входом элемента 4 И 25 и является входом частоты приема, Выход триггера 24 соединен с вторым входом элемента 25 и первым входом элемента

И 43, второй вход которого объединен с первым входом элемента 4 И 25. Выход элемента 4 И 25 подключен к счетному входу счетчика 26 и вычитающему счетному входу счетчика 27. Выходы счетчика 26 подключе0 ны к адресным входам блока 4, входам дешифратора 28 и первой группе входов дешифратора 31, первый, второй и третий выходы которого соединены с первым входом элементов И соответственно 40,39 и 36,

5 а первый выход которого, кроме того, подключен к входу синхронизации триггера 33, информационный вход которого подключен к единичной шине. Первый выход дешифра-. тора 28 подключен к первому отдельному

0 входу управления блока 32, счетному входу счетчика 30 и первому входу элемента ИЛИ 42 и через элемент НЕ 29 к третьему входу элемента 25. Второй выход дешифратора 28 подключен к первому входу элемента 25.

5 Второй выход дешифратора 28 подключен к первому входу элемента ИЛИ 41, второй вход которого объединен с входом установки нуля счетчика 30, триггера 33 и выходом формирователя 38. Выходы счетчика 30 под0 ключены ко второй группе входов дешифратора 31, Прямой выход триггера 33 подключен ко второму отдельному входу управления блока 32 и второму входу элемента ИЛИ 42, выход, которого соединен с входом

5 управления (V), блока 35, выходы которого подключены ко второй группе информационных входов блока 32. Инверсный выход триггера 33 соединен- с четвертым входом элемента 25. Выходы, больше, равно,

0 меньше блока сравнения 34 подключены к второму входу соответственно элементов 36, 39, 40, выходы которых подключены к входам элемента 37, выход которого соединен с вторым входом формирователя 38. Вы5 ходы элемента 34 подключены к группе входов блока 35, Выход элемента 43 является выходом сигналов чтения.

Устройство работает следующим образом.

0 После подачи сигнала начальной установки (НУ) на приемную и передающую части устройства и установки блоков и элементов памяти в исходное начальное состояние устройство готово к приему сигнала

5 пуска,

Поступеление импульсного сигнала пуска означает, что соединение по сквозному каналу установлено и синхронизация сквозного канала, включающего в себя несколько узлов гсоммутации системы передачи данных, произведена. По приходу этого сигнала триггер 1 пуска переключается в состояние логической единицы и разрешает прохождение импульсов записи бзйтов речевой информации через элемент 4И 2 на вход записи (С-синхронизации) блока буферной памяти 3. Эти импульсы записи подаются на вход устройства с частотой, кратной и синхронной частоте приема дискретной информации в данном узле комму- тации.

На информационные (До-Дк) входы устройства (и блока 3) в параллельном коде подаются байты речевой информации, которые записываются в блок 3 по переднему фронту импульса записи и которые с выходов блока 3 подаются на информационные (До-Дк) х п входы мультиплексора 4. Одновременно байты информации поступают на входы первого дешифратора 5 (байтов-уп- равления), который выделяет один из, например, трех типов байтов управления (БУ| Byi- Бу| Бу2, Бу| Буо) в каждом цикле в течение сверхцикла приемо-передачи (ретрансляции) речевой информации.

Каждый из поступивших и декодированных байтов управления (в случае его соответствия истинному значению) поступает на вход синхронизации (С) соответствующего регистра сдвига 6, 7, 8, на информационный вход каждого из которых подается сигнал логической единицы. Таким образом, в одном из регистров сдвига за время сверхцикла запишется и будет храниться количество поступивших байтов управления, которое должно быть не менее наперед заданного числа (например, 11). Это означает, что из 15 возможных за период сверхцикла значений байтов управления 11 приняты верно. Сигнал логической единицы, содержащийся в 11-ом разряде одного из регистров сдвига, является признаком данного байта (типа) управления. Он указывает будет ли в конце серхцикла присутствовать один байт вставки (Бв), два байта вставки или не будет ни одного.

Одновременно импульсы записи через Открытый элемент 2И 9 поступают на счетный вход счетчика 10 байтов цикла, который отсчитывает количество байтов речевой ин- формации в каждом цикле состоящего, например, из 59 байтов речевой информации и одного байта управления.

Дешифратор 11 выделяет импульс (с вы- хода 1). означающий конец каждого цикла, и формирует сигнал, стробирующий выделение дешифратором 5 байта управления и запрещающий через инвертор 12 запись этих байтов управления в блок 3.

Затем импульс с выхода 2 дешифратора 11 поступает через элемент 2ИЛИ 14 на установочный вход нуля счетчика 10 для его обнуления.

Период сверхцикла, определяется с помощью дешифратора 15, который выделяет импульс окончания сверхцикла. По заднему фронту этого (959) импульса триггер 16 переключается в состояние логической единицы.

С инверсного выхода триггера 1 б на элемент 4И 2 формируется сигнал запрета записи данных (байта вставки) в блок 3. Длительность сигнала запрета определяется в соответствии с признаком байта управления, записанным в одном из регистров 6-8, Если, например, в регистре сдвига б записан признак байта управления Буг Бу2, то это значит, что по окончании последнего байта речевой информации в конце сверхцикла поступят два байта вставки (Бв). В этом случае сигнал запрета определяется длительностью в два такта (периода) частоты импульсов записи. При совпадении на элементе 2И 17 сигнала признака ЕУ2 и 961-го импульса с выхода этого элемента 17 выделяется сигнал, который через элемент ИЛ11-НЕ 20 (по заднему фронту) запускает формирователь сигнала сброса 21. На установочные входы нуля триггера 16, регистров сдвига 6, 7, 8 счетчиков 10 и 13 формируется сигнал сброса - установки в нулевое состояние. Триггер 16 обнуляется, сигнал запрета заканчивается, остальные блоки и элементы памяти приемной части устройства также обнуляются и начинается новый, следующий сверхцикл приема речевой информации. Если в регистре сдвига 7 записан признак БУ БУ1, то это означает, что в конце сверхцикла поступит один байт вставки (Бв). Длительность сигнала запрета будет равна одному такту (периоду) частоты импульсов записи. При совпадении на элементе 2И 18 сигнала признака БУ1 и 960-го импульса на выходе элемента 18 будет сформирован сигнал, который через элемент 20 запустит формирователь 21, сигнал с которого поступит для обнуления блоков и элементов памяти, а также окончания сигнала запрета.

Если же в регистре сдвига 8 будет записан признак БУ Буо, то это означает, что по окончании сверхциклз байта вставки (Бв) не будет. В этом случае при совпадении на элементе 2И 19 сигналов признака Буо и 959-го импульса с выхода элемента 19 через элемент 20 на формирователь 21 будет выдан сигнал для обнуления триггера 16 и других элементов и блоков памяти. Так как время, определяемое от момента переключения триггера 16 в состояние логической единицы до момента его обнуления, практически определяется временем задержки элементов по цепи; элемент 2И 19, элемент ИЛИ-НЕ 20 и формирователь 21, и оно очень мало (составляет доли микросекунды) по сравнению с полупериодом поступления импульсов частоты записи (составляет доли и единицы миллисекунды), то это переключение не повлияет на последующую запись . первого байта речевой информации в следующем сверхцикле.

После сигнала пуска с выхода триггера 1 (в приемной части) на один из входов элемента 2И 22 поступает разрешающий сиг- нал. На другой вход этого элемента 2И 22 поступают сигналы считывания, с частотой, кратной и синхронной частоте передачи дискретной информации в узле коммутации системы передачи данных. Эти импульсы через открытый элемент 2И 22 поступают на счетный вход счетчика. 23 паузы, длительность которой определяется от момента пуска, например, в 4, 8 или 16 периодов частоты.импульсов считывания.

По окончании формирования паузы с выхода счетчика 23 на вход синхронизации (С) триггера начала работы 24 выдается сигнал, по которому триггер 24 переключается в состояние логической единицы. С выхода триггера 24 на один из входов элемента 4И

25формируется сигнал разрешения. На дру- той вход элементами 25 подаются импульсы считывания речевой информации из блока 3 приемной части устройства.

Так как на остальных входах элемента 4И 25 присутствуют сигналы разрешения (логической единицы), то с выхода этого элемента на счетные входы счетчиков 26 и 27 поступают импульсы считывания. Поскольку на суммирующий вход реверсивного счетчика 27 импульсы записи поступают сразу же после прихода сигнала пуска, а на вычитывающий вход реверсивного счетчика импульсы считывания поступают, например, через четыре периода частоты, то к началу прихода на счетные входы счетчиков

26и 27 первого импульса в реверсивном счетчике 27 будет записано заданное число 4 (8 или 16). Это число означает середину условной шкалы согласования скоростей прмемо-передачи речевой информации. Иначе говоря, это означает, что в блоке 3 в момент начала передачи очередного сверхцикла находится 4 байта речевой информации. Во время работы устройства, если скажется, что в блоке 3 находится менее 4 байтов речевой информации, то за время сверхцикла должен формироваться для передачи байт управления 5yt Бу2 и в конце

сверхцикла - два байта вставки (Бв), если более 4 байтов - то должен формироваться Бу| Буо и ни одного байта вставки (Бв), а если равно 4 байтам, то должен формироваться БУ| БУ1 и один байт вставки (Бв).

Счетчик 26 формирует длительность периода цикла, равного, например, 59 периодам частоты импульсов считывания речевой информации плюс один период считывания

0 байта управления, который определяется с помощью дешифратора 28. После отсчета 59 импульсов с выхода дешифратора через элемент НЕ 29 на элемент 25 формируется сигнал запрета считывания информации. Этот

5 сигнал длится ровно один период импульсов частоты, в течение которого передается байт управления.

По окончании формирования импульса запрета с выхода 1 дешифратора 28 на счет0 ный вход счетчика 30 поступит импульс. Счетчик 30 с помощью дешифратора 31 формирует период сверхцикла, например, состоящего из 959 периодов частоты считывания. В течение каждого цикла за

5 время сверхцикла с выходов счетчика 26 на адресные входы (А0 - Am) мультиплексора 4 формируется код адреса считываемой из блока 3 информации, которая через коммутатор 32 выдается на информационные вы0 ходы устройства.

По окончании сверхцикла с выхода дешифратора 31 формируется импульс, под действием которого триггер 33 устанавливается в состояние логической единицы. При

5 этом с инверсного выхода триггера 33 на элемент 4И 25 формируется сигнал запрета считывания речевой информации, во время которого на выходы устройства через блок 32 передается байт вставки. Длительность

0 сигнала запрета формируется в зависимости от содержимого реверсивного счетчика 27, которое сравнивается с двоичным кодом числа 4 на блоке сравнения 34.

Так, например, если в счетчике 27 к мо5 менту окончания сверхцикла содержится число меньше 4-х, то с выхода меньше блока сравнения 34 на один из адресных входов постоянного запоминающего устройства (ПЗУ) 25 - шифратора и на один из

0 входов элемента 2И 36 выдается сигнал логической единицы.

Так как триггер 33 установлен в состояние логической единицы, то из блока 35 фор- мируется код байта вставки, который

5 подлючается с выходов блока 35 через коммутатор 32 на входы устройства. Через два такта (периода) частоты сигнала запрета будет снят, то есть триггер 33 переключится в состояние логического нуля при совпадении 961-го импульса, формируемого с выхода 3

дешифратора 31, с сигналом, формируемым с выхода меньше элемента 34. Длительность сигнала запрета будет равна двум периодам частоты. Сигнал, сформированный с выхода элемента 2И 36 через элемент ИЛ И- НЕ 37 запустит (по заднему фронту), формирователь сигнала сброса 38, сигнал с которого поступит на установочные входы нуля триггера 33, счетчиков 26 и 30, которые обнулятся и начнется новый сверхцикл.

Длительность сигнала запрета, таким образом, определяет время выдачи байта вставки, который формируется дважды.

Если в счетчике 27 содержится число 4, то с выхода равно элемента сравнения 34 на один из входов блока 35 и на один из входов элемента 2И 39 подается сигнал логической единицы. При совпадении этого сигнала с 960-им импульсом, формируемым с выхода дешифратора 31, с выхода элемента 2И 39 выдается сигнал через элемент 37 на формирователь 38 и сигнал с его выхода поступит для обнуления триггера 33 и счетчиков 26 и 30. Теперь на управляющий (стро- бирующий) вход блока 35 через элемент 2ИЛИ 42 поступает сигнал длительностью в один период частоты, а значит с выходов блока 35 через блок 32 на выходы устройства поступит один байт вставки.

Если в счетчике 27 содержится число больше А, то с соответствующего выхода блока сравнения 34 на один из адресных входов блока 35 и на один из входов элемента 2И 40 будет подан сигнал логической единицы. При наличии этого сигнала с в-лхода элемента 2И 40 выдается сигнал, который через элемент 37 поступает на блок 38 для обнуления триггера и других элементов памяти.

Сигналом, формируемым с выхода элемента 2И 43, производится считывание речевой информации, байтов управления и байтов вставки для их передачи по составному каналу связи в следующий несинхронизированный по частоте узел коммутации системы передачи данных.

Для обеспечения трансляции речевой информации от одного абонента к другому в передающем (приемном) абонентском пункте ко входам (выходам) устройства ретрансляции через адаптер, преобразующий последовательный код в параллельный (или наоборот) подключается речевое преобразующее устройство, ко входу (выходу) которого подключается телефонный аппарат и которое преобразует аналоговый, речевой сигнал в цифровой кодированный (и наоборот).

Формула изобретения

Устройство для ретрансляции речевых сигналов, содержащее в приемной части

первый триггер, первый, второй и третий резисторы сдвига, мультиплексор, первый, второй и третий элементы 2И, первый элемент 2ИЛИ, второй триггер, инвертор и эле- 5 мент ИЛИ-НЕ, причем выход первого элемента 2И соединен с первым входом элемента ИЛИ-НЕ, входы установки нуля второго триггера и третьего регистра сдвига объединены, а в передающей части содер0 жащие первый триггер, блок сравнения, второй триггер, первый, второй третий и четвертый элементы 2И, причем выход первого триггера подключен к первому входу первого элемента, а вход установки нуля

5 первого 2И триггера объединен с входом установки нуля первого триггера приемной части, отличающееся тем, что, с целью повышения точности ретрансляции в асинхронных системах связи, в приемную часть

0 введены элемент 4И, блок буферной памяти, первый, второй и третий дешифраторы, четвертый элемент 2И, первый и второй счетчики и формирователь сигнала сброс, причем вход установки единицы первого

5 триггера является входом пускового сигнала устройства, вход установки нуля первого триггера является входом сигнала начальной установки устройства, выход первого триггера подключен к первому входу эле0 мента 4И и первому входу четвертого элемента 2И, второй вход элемента 4Й является входом частоты импульсов записи и объединен с вторым входом четвертого элемента 2И, выход элемента 4И подключен к входу

5 записи блока буферной памяти, выход которого подключен к мультиплексору, а информационные входы блока буферной памяти объединены с входами первого дешифратора и являются информационными входами

0 устройства, первый, второй и третий выходы первого дешифратора соединены с входами синхронизации соответствующих первого, второго и третьего регистров сдвига, выходы которых подключены к первым входам

5 соответствующего первого, второго и третьего элементов 2И, выходы которых подклю- чены к входам элемента ИЛИ-НЕ информационные входы регистров подключены к единичной шине, входы установки

0 нуля первого, второго и третьего регистров сдвига объединены с входом установки нуля второго счетчика, первым входом элемента 2ИЛИ и выходом формирователя сигнала Сброс, первый оход которого объединен с

5 входом начальной установки устройства, а второй вход формирователя сигнала Сброс соединен с выходом элемента ИЛИ-НЕ, выход четвертого элемента подключен к счетному входу первого счетчика, вход установки нуля которого соединен

с выходом элемента 2ИЛИ, а выходы первого счетчика - с входом второго дешифратора и первым входом третьего дешифратора, первый выход второго дешифратора соединен с первым входом первого дешифратора и счетным входом второго счетчика, выходы которого подключены к вторым входам третьего дешифратора и через инвертор с третьим входом элемента 4И, второй выход второго дешифратора подключен к второму входу 2ИЛИ, первый, второй и третий выходы третьего дешифратора соединены с вторым входом соответственно первого, второго и третьего элементов 2И, первый из которых соединен с синхронизирующим входом второго триггера, информационный вход которого подключен к единичной шине, а инверсный выход соединен с четвертым входом элемента 4И, в передающую часть введены пятый элемент 2И. первый счетчик, элемент 4И, второй счетчик, инвертор, коммутатор, третий и четвертый счетчики, первый и второй элементы 2ИЛИ, первый и второй элементы 2ИЛИ, первый и второй дешифраторы, формирователь сиг- нала Сброс, элемент ИЛИ-НЕ и шифратор, причем первый вход пятого элемента 2И объединен с первым входом четвертого элемента 2И приемной части, второй вход пятого элемента 2И объединен с первым входом элемента 4И, вторым входом первого элемента 2И и является входом импульсов считывания, выход пятого элемента 2И подключен к счетному входу первого счетчика, выход которого подключен к синхрони- зирующему входу первого триггера, выход которого соединен с вторым входом элемента 4Й, выход которого подключен к счетному входу второго счетчика и счетному входу вычитания третьего счетчика, выходы кото- рого подключены к первым входам блока сравнения, вторые входы которого являются входами константы, выходы второго счетчика подключены к входам первого дешифратора и первым входам второго де- шифратора, выходы младших разрядов второго счетчика подключены к адресным входам мультиплексора, выходы которого

подключены к первым информационным входам коммутатора, выходы которого являются информационными выходами устройства, первый выход первого дешифратора соединен с первым управляющим входом коммутатора, с первым входом второго элемента ИЛИ, счетным входом четвертого счетчика и через инвертор с третьим входом элемента 4И, второй выход первого дешифратора подключен к первому входу первого элемента ИЛИ, выходы четвертого счетчика подключены к вторым входам второго дешифратора, первый, второй и третий выходы которого подключены к первым входам соответственно четвертого, третьего и второго элементов 2И, второй вход каждого из которых подключен к выходам соответственно Больше, Равно, Меньше блока сравнения и входам шифратора, выходы которого подключены к вторым информацион- ным входам коммутатора, второй управляющий вход которого соединен с выходом второго триггера и вторым входом второго элемента ИЛИ, выход которого соединен с управляющим входом шифратора, вход синхронизации второго триггера объединен с первым выходом второго дешифратора, информационный вход второго триггера соединен с единичной шиной, а его вход установки нуля объединен с входом установки нуля четвертого счетчика, вторым входом первого элемента 2ИЛИ, выход которого подключен к входу установки нуля второго счетчика и к выходу формирователя сигнала Сброс, первый вход которого объединен с входом установки нуля первого триггера и первого, и третьего счетчиков, а второй вход формирователя сигнала Сброс соединен с выходом элемента ИЛИ-НЕ, входы которого подключены к выходам второго, третьего и четвертого элементов 2И, инверсный выход второго триггера соединен с четвертым входом эле мента 4И, выход первого элемента 2И является выходом сигналов считывания байтов информации, а счетный суммирующий вход третьего счетчика подключен к входу записи блоке буферной памяти.

1830627 Ш

fffr/

Щ№

Xfiff.X

GM