Устройство для моделирования нейрона Советский патент 1993 года по МПК G06G7/60 

Изобретение относится к бионике, может использоваться при построении нейронных сетей в системах распознавания образов.и

Цель изобретения - повышение достоверности моделирования путем биоритмической организации коррекции весов синапсов.

Работа предлагаемого устройства для моделирования нейрона описывается следующими выражениями:

Yj-sign(

| ХЩ-ф

}Ч-1 +

N

Ј AVI

, еслиФМГМ и

временное запоминание сигналов длительностью L-циклов

N

У( - 1 + 2 Ayi, еслиФМГЫиУм-1,

постоянное запоминание сигналов длительностью до следующего М уи, если или и .

slgn(

I XiM-fc1, если 2 Xiyi

0. если .2 Xiyi-0 0,

Учитывая, что

.313233...aj...an Л aj2J j i

.yioyiiyi2...yij.... 2 tfn- W2J j i

Тогда (1) запишется после преобразования как:

Yrslgn S (5l.Xiyij-aj)2J,

где aj, ysj - двоичные цифры J-разрядов позиционных кодов в и yi

соответственно, ,n; N1.N;

Yi - значение выходного сигнала;

Х| - значение входного сигнала;

yi - синаптические веса; А У - приращение синаптических весов;

в- порог срабатывания нейрона;

Ф - распределенные импульсы во времени для выделения приращения синаптических весов;

М - сигнал мотийации длится L циклов со сдвигом до П, обеспечивающий коррекцию синаптических весов;

П - сигнал подкрепления - конец мотивации, по которому запоминаются скорректированные синаптические веса.

На фиг.1 изображено устройство для

моделирования нейрона; на фиг.2 -узел вычисления суммы произведений; на фиг.З - временная диаграмма работы нейрона; на фиг.4 - блок управления.

Устройство содержит: 11-1 is - входы

приема значений входных сигналов Xi; 2i- 2is - входы приема скорректированных синаптических весов yi; 2ie - вход приема отрицательного значения порога в дополнительном коде 0Jg; 221-22,15 входы приема

синаптических весов $; 2it-2i,i5 - входы приема приращений синаптических весов Лук 3i - вход приема импульсов выделения приращений синаптических весов (Ф); 32 - вход приема внешнего сигнала модуляции

(М);3з - вход приема внешнего сигнала подкрепления (П); 34 - вход приема сигнала выделения знакового разряда результата;

3s - вход приема тактовых импульсов; Зе - вход приема сигнала установки в 4i415 - блоки синаптических весов; 5 - элемент ИЛИ; 6v, 62. 9з - элементы И; 7 - регистр с параллельно-последовательной записью информации; 8 - сдвиговый регистр; 9i. 102 - D-триггера; 92 - элемент

и-ИЛИ; Юг - трехвходовой сумматор; 1.1 - узел суммирования синапсов; 12i - выход выдачи результата в виде бинарного кода; 122 - выход выдачи младшими разрядами вперед суммы произведений;

Узел вычисления суммы произведений содержит элементы 13i-13ie- элементы И, 141-144 - трехвходовые сумматоры; 15i, 152 - двухразрядные сумматоры; 16 - трехразрядный сумматор; 17 - четырехразрядный сумматор; 18 - регистр разрядной суммы; 19 - элемент И; 20 - D-триггер.

Блок управления содержит 211 - элементы И, 2121 26 - элементы И-НЕ; 22, 25 - сдвиговые резисторы; 23, 27 - инверторы;

24 -счетчик.

.При этом входы 1i-1is (фиг.1) соединены с одними входами элементов И , вхрд 11б подключен к логической 1. Входы 2ii-2i.isсоединены со входами регистров 7,

а входы 221.-22.15 со входами элементов И 6i в каждом из блоков синаптических весов 4i-4i5. Вход 2ie соединен с выходом регистра хранения порога 4ie. Выходы блоков синаптических весов 4i-4is соединены с

вторыми входами элементов И 13|-13i5.

В каждом из блоков синаптических весов 4t-4i5 (фиг.1) один вход сумматор 10i соединен с D-выходом триггера 102, D-вход которого соединен с выходом переноса сумматора 10i. Вход синхронизации триггера 10г подключен к входу приема тактовых импульсов ЗБ. Второй вход сумматора 10i соединен с выходом элемента И 6i, один вход которого соединен с выходом устройства 12. Второй-четвертый входы элемента И 6i соединены с входами устройства 3i, За и 221 соответственно. Третий вход сумматора 101 соединен с выходом элемента И-ИЛИ 92, один вход которого соединен с выходом регистра 7, группа информационных входов которого соединена с группой выходов регистра 8, один вход которого соединен че- 5ез элемент И 9з с выходом сумматора 10i, один вход регистра 8 соединен со вторым входом элемента И-ИЛИ 92. третий и четвертый входы которого соединены соответственно с единичным и нулевым D-выхо- дами триггера 9i.

В узле суммирования произведений (фиг.2) выходы элементов И 131-13з, 13ю соединены с входами переносов многоразрядных сумматоров 17, 16, 15i, 152 выходы элементов И 134-13g, 134-13is соединены со входами трехвходовых сумматоров 14i- 144 соответственно. Выходы сумматоров соединены с одноименными входа- Ми сумматоров 15i, 152, выходы которых соединены с одноименными входами сумматора 16, выходы которого соединены с одноименными входами первой группы сумматора 16. Выходы четырехразрядного сумматора 16 соединены со сдвигом вправо на один разряд со входами регистра 18, группа выходов (старшие разряды) которого соединена со второй группой входов четырехразрядного сумматора 17. Один вход знакового разряда регистра разрядной суммы 18 соединен со старшим разрядом четырехвходо- вого сумматора (знаковым разрядом) и через инвертор с одним входом элемента И 19, второй вход которого соединен с одним выходом 34 блока управления, выход элемента И 19 соединен с входом синхронизации триггера 20, единичный выход которого является выходом устройства 12i.

Устройство работает следующим образом.

Предварительно триггеры 9t, 20 и регистры 8, 18 сбрасываются в нуль сигналом, поступающим по входу Зб. Затем записываются в регистры 7 в каждом из блоков значения синаптических весов у по входам 2n-2i5. В регистр 4ie значение порога по входу 2з. В процессе обучения модели нейрона поступают от внешних источников на входы 11-1 is сигналы Xi в виде бинарного кода, а на входы 221-22.is - приращения

синапсов в виде единичных весовых разрядов ±2r, .n.

В основу устройства положена биоритмическая организация коррекции синапти- 5 ческих весов в процессе обучения по сигналам мотивации (сигнал длится LM циклов со сдвигом до сигнала подкрепления, где ), поступающему от внешних источников по входу 3 и по распределенным

0 импульсам выделения приращений синаптических весов, поступающих по входам 3i от внешних источников (на фиг.З показан . только один импульс 3i из серии распределенный импульсов, т.к. рассматривается

5 один нейрон из нейронной сети).

При этом, если выходной сигнал нейрона отличен от нуля, то в каждом из блоков 4.1-415 элементами И 6i выдается приращение синапсов Аупо сигналам мотивации и

0 импульсу выделения приращения, а если выходной сигнал нейрона равен нулю, то приращения не выдаютсд, т.к. блокируются элементы И 6i выходным сигналом нейрона. В течение длительности импульсы выделя5 ются элементом И 6i в целом из блоков 4i-4is N приращений синапсов. В первом цикле в каждом из блоков 4i-4is сумматорами 10i осуществляется поразрядное суммирование приращений Ду со значениями

0 синаптических весов, поступающих из регистров 7 через открытые элементы И-ИЛИ 92 сигналом с нулевого выхода триггера 9i. Результаты сумматора 10i записываются поразрядно через открытые элементы И 9з в

5 регистры 8 в каждом из блоков 4i-4is. В конце цикла триггер 9i устанавливается в единичное состояние импульсом записи знакового разряда, поступающем по входу 34. Во всех последующих (L-1) циклах в сум0 маторах 10i,блоков осуществляется поразрядное пословное суммирование приращений синапсов Д| со значением синаптических весов, поступающих из регистра 8 через открытые элементы И-ИЛИ 92 сигна5 лом единичного выхода триггера 9i.

Результаты)/ - 1 Ayi сумматоров

101 каждого блока 4i-4is поступают на вхо- 0 ды21-215 элементов И I3i-13is узла, суммирования произведений 11 и через открытые схемы И 9з результаты записываются в регистры 8. В момент поступления сигнала подкрепления на вход Зз формируется эле- 5 ментами И 62 в каждом из блоков 4i-4is сигнал параллельной записи информации е регистры 7, при этом скорректированные синаптические веса перезаписываются из регистров 8 а регистры 7, а затем стирается

информация поразрядно, начиная с младших разрядов в регистрах 8, т.к, блокируются схемы И 9з сигналом подкрепления.

Сформированные элементами И 13i- 13is равновесовые разрядные произведения входных сигналов Х| и синаптических весов yi параллельно-поразрядно суммируются в сумматорах 14i-144, 15i, 15a, 16. 17 (фиг.2) со значением порога и записываются в регистр 18 в аиде разрядных сумм. Так в первом такте на выходе сумматора 17 имеем 2) (Xiyio - а0)2°+0, где 0 - начальное

1 1

значение регистра 18. Вычисленная разрядная сумма записывается параллельным кодом со сдвигом в сторону младших разрядов в регистр 18.,

,Во втором такте в сумматорах 14i-T44, 15i, 152, 16 формируется вторая разрядная сумма, которая суммируется в сумматоре 17 со значением разряднойсуммы регистра 18, в результате имеем:

| (Xiyij- ai)21+ Ј (Xiyio- ai)2°

В j-такте на выходе сумматора 17 имеем сумму синаптических весов

«

Ј | .{.Xitt-ajpJ

При достижении суммы синаптических весов порогового уровня

Nп

У 2, Xi Yi 2Л32 происходит изменение j ij v

знака триггера (старшего разряда регистра 18) с отрицательного на положительный и по импульсу выделения знакового разряда, поступающего с входа 34 через открытую схему И 19 (положительным знаковым разрядом) устанавливается триггер 20 в единичное состояние и выдается на вход 12i сигнал Yr1 и наоборот, если

2 2 Xiytj2r E 3j2J, то на выход 121

выдается сигнал .

В устройстве предусмотрен дополнительный выход 12z выдачи суммы произведений для расширения функциональных возможностей за счет увеличения числа входов. Предлагаемое устройство позволяет увеличить точность моделирования путем биоритмической организации коррекции синапсов.

Формула изобретения 1. Устройство для моделирования нейрона, содержащее блоки синаптических весов, отличающееся тем, что, с целью повышения достоверности моделирования путем биоритмической организации коррекции весов синапсов, введены блок управления, узел суммы произведений, содержащий группу элементов И, группу трехвходовых сумматоров, два двухразрядных, трехразрядных и четырехразрядный сумматоры, регистр разрядной суммы, эле0 менты И. триггер, блок суммирования синапсов, выходы которого соединены с одними входами группы элементов И, вторые входы которых соединены с входами устройства, выходы группы элементов И со5 единены с входами переносов двух, трех и четырехразрядных сумматоров и с входами первой группы трехвходовых сумматоров, выходы которых соединены с одноименными входами первого и второго двухразряд0 ных сумматоров, выход которых соединен с одноименными входами трехразрядного сумматора, выходы которого соединены с Одноименными входами первой группы четырехразрядного сумматора, выходы кото5 рого соединены с сдвигом вправо на один разряд с входами регистра разрядной суммы, группа выходов которого соединена с второй группой входов четырехразрядного сумматора, один выход регистра разрядной

0 суммы соединен со старшим разрядом четы- рехвходового сумматора и через инвертор с одним входом элемента И, второй вход которого соединен с одним выходом блока управления, выход элемента И соединен с

5 одним входом синхронизации триггера, единичный выход триггера является выходом устройства.

2. Устройство по п.1, о т л и ч а ю щ е е- с я тем,, что в каждый блок синаптических

0 весов введены трехвходовой сумматор, два регистра, логические элементы И, ИЛИ, И- ИЛИ, два триггера, при этом вход тревходо- вого сумматора соединен с выходом одного триггера, один вход которого соединен с

5 выходом переноса трехвходового сумматора, второй вход сумматора соединен с выходом первого элемента И, один вход которого соединен с выходом устройства, остальные входы первого элемента И соединены с вхо0 дами устройства, третий вход трехвходового сумматора соединен с выходом элемента И-ИЛИ, один вход которого соединен с выходом первого регистра, группа информационных входов которого соединена с

5 группой выходов второго регистра, один вход которого соединен через элемент И с выходом трехвходового сумматора, один выход второго регистра соединен с вторым входом элемента И-ИЛИ, третий и четвертый входы которого соединены с единичным

и нулевым выходом триггера, один вход ко-вход первого регистра соединен с выходом

торого соединен с первым выходом блокавторого элемента И, один вход которого соуправления, второй соединен с выходомединен с выходом устройства, второй вход

элемента ИЛИ, входы которого соединены с которого соединен с первым выходом блока

входами устройства, один управляющий5 управления.

Использование: изобретение относится к бионике, может использоваться при построении нейронных сетей в системах разпознавания образов. Сущность: в устройство, содержащее блоки синаптических весов, введены блок управления, узел суммы произведений, содержащий группу элементов И., группу трехвходовых сумматоров, два двухразрядных, трехразрядных и четырехразрядный сумматоры, регистр разрядной суммы, элементы И, ИЛИ, триггер, блок суммирования синапсов, выходы которого соединены с одними входами группы .элементов И, вторые входы которых соединены с входами устройства. Выходы группы элементов И соединены с входами первой группы трехвходовых сумматоров, выходы которых соединены с одноименными входами первого и второго двухразрядных сумматоров, выходы которых соединены с одноименными входами первой группы четырехразрядного сумматора, выходы которого соединены со сдвигом вправо на один разряд с входами регистра разрядной суммы, группа выходов которого соединена с второй группой входов четырехразрядного сумматора. Один выход регистра разрядной суммы соединен со старшим разрядом четы- рехвходового сумматора и чеоез инвеотоп г одним входом элемента И, выход элемента И соединен с входом синхронизации триггера, выход которого является выходом устройства. В каждый блок синапсов введены трехвходовой сумматор, два регистра, логические элементы И, ИЛИ, И-ИЛИ, два триггера. При этом один вход трехвходового сумматора соединен с выходом одного триггера, один вход которого соединен с выходом переноса сумматора, второй вход сумматора соединен с выходом первого элемента И, один вход которого соединен с выходом устройства. Третий вход сумматора соединен с выходом элемента И-ИЛИ, один вход которого соединен с выходом первого регистра, группа информационных входов которого соединена с группой выходов второго регистра, один вход которого соединен через элемент И с выходом трехвходового сумматора. Один вход второго регистра соединен с вторым входом элемента И-ИЛИ, третий и четвертый входы которого соединены с единичным и нулевым выходами триггера, один вход которого соединен с первым выходом блока управления, второй соединен с выходом элемента ИЛИ, входы которого соединены с входами устройства. Один управляющий вход первого регистра соединен с выходом второго элемента И, один вход которого соединен с выходом устройства, второй вход которого соединен с первым выходом блока управления. 1 з.п.ф- лы, 4 ил. (Л 00 W ОР«Л XI СП OJ

ФИГ. 1

Тз5

. 5.

М Зз

Л

Фиг.з.

&

TL

fl

п

Фиг. 4.