Устройство для программной реализации переключательных схем Советский патент 1993 года по МПК G06F7/00 

Мята

&

оо со

Оч Оч

XI ю

Изобретение относится к автоматике и вычислительной технике и может быть использовано для программного управления технологическим оборудованием. Цель изобретения - повышение надежности за счет исключения ложных срабатываний триггера. Устройство для программной реализации переключательных схем содержит триггер состояния 1, блок проверки на четность 2. блок определения конфигурации диаграмм 3, включающий ячейку памяти 4. мультиплексор 5, блок подсчета числа ответвлений диаграммы 6, три элемента И-НЕ 7-9. Устройство позволяет автоматизировать процесс программной реализации переключательной схемы. 3 ил. сл с

Вр h

Фиг.1

Изобретение относится к автоматике, в частности, к программному управлению технологическим оборудованием.

Цель изобретения - повышение надежности за счет исключения ложных срабатываний...... .

На фиг. 1 представлена функциональная схема устройства для программной реализации переключательных схем; на фиг. 2 - пример лестничной диаграммы; на фиг, 3 - временная диаграмма работы устройства.

Устройство для программной реализации переключательных схем (фиг.1) содержит триггер 1. блок проверки на нечетность 2, блок определения конфигурации диаграммы 3, включающий ячейку памяти 4, мультиплексор 5, блок подсчета числа ответвлений диаграммы 6, первый 7, второй 8 и третий 9 элементы И-НЕ.

В процессе вычисления нулевое значение выхода триггер состояния может принимать в двух случаях:

Устройство работает следующим образом.

В качестве примера для пояснения процесса вычисления используется переключательная схема, приведенная в виде лестничной диаграммы на фиг. 2 и временная диаграмма по фиг, 3. Для любой переключательной схемы вычисление ведется в следующем порядке: вычисление начинается с аргумента, расположенного в верхней левой части схемы лестничной диаграммы, содержащего программный сигнал установки триггера состояния по первому стробиру- ющему сигналу t в единичное состояние (фиг. 2 аргумент XI). Наличие программного сигнала установки триггера состояния в единичное состояние по первому стробиру- ющему сигналу обеспечивает начальное условие вычисления логической цепочки. Затем проверяются последовательно все аргументы, расположенные на этой же ступени лестничной диаграммы, до ближайшего ответвления от аргумента справа вниз. При наличии ответвления справа вниз опускается на следующую ступень лестнич- ной диэграммы вниз и продолжает вычисление по этой ступени, начиная с крайнего левого аргумента и т.д. После проверки ар- гумента, имеющего только ответвление справа вверх поднимаемся на верхнюю ступеньку лестничной диаграммы и продолО жаем вычисление в том же порядке, как описано выше. Все аргументы пронумерованы в порядке вычисления, Ответвление справа вниз обозначены стрелками справа от аргумента Х5, Х8, Х11, ответвление справа

5 вверх обозначены стрелками справа от аргументов Х8, Х11, Х12. Для определения конфигурации лестничной диаграммы при вычислении используются также ответвления слева вниз. Эти ответвления обозна0 чены стрелками слева от аргументов Х2, Х4, Х11.

В начале вычисления триггера 1 принудительно по первому стробирующему сигналу устанавливается в единичное

5 состояние. В процессе вычисления последовательно по шагам для каждого аргумента переключательной схемы на первый вход блока проверки на нечетность 2 подается сигнал ответвление справа, на второй 0 значение аргумента, указанного на лестничной диаграмме и на третий - действительное состояние аргумента. Если для какого-либо аргумента действительное состояние аргумента не совпадает с значени5 ем аргумента, указанного на лестничной диаграмме и сигнала ответвление справа, нет, то на выходе блока проверки на нечетность 2 появляется сигнал, который в сочетании с четвертым стробирующим сигналом

0 t4 по второму входу третьего 9 элемента И-НЕ устанавливает триггер 1 в нулевое .состояние. Отсутствие сигнала ответвление справа при нулевом состоянии триггера 1 запоминается в ячейке памяти 4

5 нулевые сигналы с выхода триггера 1 и ячейки памяти 4 организуют работу мультиплексора 5 таким образом, что на первый выход мультиплексора 5 подаются сигналы ответвление слева вниз в сочетании со

0 вторым стробирующим сигналом t2, а на второй вход мультиплексора 5 подаются сигналы ответвление справа вниз в сочетании с третьим стробирующим сигналом t3. Сигналы выхода мультиплексора 5 подсчитывают5 ся в блоке подсчета б, по входу сложение либо вычитание, числа, ответвления справа вниз, и слева вниз. Когда количество сигналов ответвление справа вниз превысит на единицу количество сигналов ответвление слева вниз на выходе блока

подсчета 6 поясняется сигнал, который в сочетании с первым стробирующим сигналом ti устанавливает триггер состояния 1 в единичное состояние.

Наличие сигнала ответвление справа при нулевом состоянии триггера состояния 1 запоминается в ячейке памяти 4. Нулевой сигнал с выхода триггера 1 и единичный выхода ячейки памяти 4 организует работу мультиплексора 5 таким образом, что на первый выход мультиплексора 5 подаются ответвление справа вверх в сочетании с вторым стробирующим сигналом т.2. Эти сигналы поступают соответственно на входы сложение, либо вычитание блока подсчета числа ответвлений, Когда количество сигналов ответвление справа вверх превысит на единицу количества сигналов ответвление справа вниз на выходе блока подсчета числа ответвлений б поясняется сигнал, который в сочетании с первым стробирующим сигналом ti устанавливает триггер состояния 1 в единичное состояние. Единичный выход триггера состояния 1 с его прямого выхода запрещает работу бло- ка подсчета числа ответвлений б. После проверки всех аргументов реализуемой переключательной схемы значение выхода триггера состояния 1 (1 или О)снимается с выхода устройства.

Сравнение заявляемого устройства с устройством-прототипом показывает, что заявляемое устройство обладает техническим преимуществом, т.е. позволяет автоматизировать процесс программной реализации переключательной схемы.

Формула изобретения

Устройство для программной реализации переключательных схем, содержащее блок проверки на нечетность, триггер, ячей- ку памяти, мультиплексор и блок подсчета числа ответвлений диаграмм, причем первый информационный вход устройства соединен с информационным входом ячейки памяти, первым входом блока проверки на нечетность и первым информационным входом мультиплексора, первый и второй управляющие входы которого соединены соответственно с выходом ячейки памяти и прямым выходом триггера, первый выход устройства соединен с прямым выходом триггера, первый и второй выходы мультиплексора - с входами сложения и вычитания блока подсчета числа ответвлений диаграмм, отличаю щ е вся тем, что. с целью повышения надежности за счет исключения ложных срабатываний, оно содержит три элемента И-НЕ, причем первый, второй и третий информационные входы устройства соединены соответственно с вторым, третьим и четвертым информационными входами мультиплексора, прямой выход триггера - с разрешающим входом блока подсчета числа ответвлений диаграмм, выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с входом принудительной установки триггера устройства, первый стробирующий вход которого соединен с первым входом второго элемента И-НЕ, второй вход и выход которого соединены-соответственно с выходом первого элемента И-НЕ и единичным входом триггера, инверсный выход которого соединен с входом разрешения записи ячейки памяти и вторым выходом устройства, второй и третий стробирующие входы которого соединены с первым и вторым синхровхода- ми мультиплексора, нулевой вход триггера соединен с выходом третьего элемента И-НЕ, первый вход которого соединен с выходом блока проверки на нечетность, второй и третий входы которого соединены с четвертым и пятым информационными входами устройства, четвертый стробирующий вход которого соединен с вторым входом третьего элемента И-НЕ.

Х3 Х4

Х5

XV

Фиг. 2

фигЗ

Ј -L

I

I

€

t

t L

t

t Ј

t i t

I t