УСТРОЙСТВО ПОИСКА СИГНАЛА Советский патент 2007 года по МПК H04B1/10 

Изобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах.

Целью изобретения является повышение помехоустойчивости в условиях воздействия узкополосных помех.

На чертеже представлена структурная электрическая схема устройства поиска сигналов.

Устройство поиска сигналов содержит смеситель 1, преобразователь код-частота 2, фильтр 3, детектор 4, управляемый интегратор 5, аналого-цифровой преобразователь (АЦП) 6, буферный регистр 7, регистр максимума 8, первый компаратор 9, инвертор 10, делитель 11 частоты, элемент задержки 12, D-триггер 13, элемент И 14, элемент ИЛИ 15, регистр 16 номера позиции, счетчик 17, дешифратор 18 цикла, RS-триггер 19, вентиль 20, второй компаратор 21 и формирователь одиночного импульса (ФОИ) 22.

Работа устройства происходит следующим образом.

Диапазон частоты, в котором необходимо произвести поиск сигнала, разделяется на некоторое количество элементов-позиций, величина которых определяется дискретностью преобразователя код-частота 1 и должна быть согласована с полосой фильтра 3. Число позиций определяет логику дешифратора цикла 18.

Опорные импульсы поступают на вход делителя частоты 11, на входе которого формируются тактовые импульсы с периодом, соответствующим времени анализа на одной позиции. Код, поступающий на смеситель 2 через преобразователь код-частота 1 с выхода счетчика 17 определяет частоту настройки приемника и сигнал, прошедший через фильтр 3 и содержащий составляющие шума и помех детектируется детектором 4, накапливается управляемым интегратором 5, поступает на вход АЦП 6, который запускается тактовым импульсом. Управляемый интегратор 5 со сбросом позволяет обеспечить оптимальное использование всего интервала анализа каждой позиции. Через время Δt, определяемое элементом задержки 12 и достаточное для завершения обработки в АЦП 6, код с выхода АЦП записывается в буферный регистр 7 импульсом с выхода элемента задержки 12. Этот же импульс производит сброс управляемого интегратора 5 и увеличивает состояние счетчика 17 на единицу, что соответствует переходу к анализу следующей позиции. Второй компаратор 21 сравнивает между собой числа, хранящиеся в буферном регистре 7 и регистре максимума 8, и если число в последнем меньше числа в буферном регистре, на выходе второго компаратора 21 появляется сигнал, запускающий ФОИ 23 (выполненный, например, по а.с. 930631), который пропускает один опорный импульс на тактовые входы регистров 8 и 16. Этим импульсом в регистр максимума 8 записывается число из буферного регистра 7, соответствующее уровню сигнала на предыдущей позиции, а в регистр номера позиции 16 записывается номер данной позиции из счетчика 17. Если же результат сравнения во втором компараторе 21 противоположный, то содержание регистров 8 и 16 сохраняется неизменным.

При появлении на выходе делителя 11 опорного импульса, счетчик 16 увеличивает свое состояние на единицу, устройство переходит к анализу следующей позиции и процесс повторяется. Таким образом, при последовательном переборе элементов диапазона поиска в регистре максимума 8 сохраняется отсчет, имеющий максимальное значение из всех предыдущих значений на предыдущих позициях, а в регистре 16 сохраняется номер позиции, на которой имел место максимальный отсчет.

После того, как будет проведен анализ последней позиции и в счетчике 17 будет записан ее номер, срабатывает дешифратор 18, выходной сигнал которого взводит RS-триггер 19.

Выходной сигнал RS-триггера 19 дает разрешение параллельной записи в счетчик 17 и следующим тактовым импульсом в счетчик 17 записывается номер позиции с максимальным отсчетом, хранящийся в регистре номера позиции 16. Таким образом, после анализа всех позиций, приемник возвращается на позицию с максимальным уровнем сигнала. Одновременно состояние RS-триггера 19 записывается в D-триггер 13. Значение отсчета, хранящееся в регистре максимума 8, непрерывно сравнивается во втором компараторе 21 с кодом порога, поступающим с кодовой шины.

Если порог превышает, то на выходе первого компаратора 9 формируется сигнал, разрешающий прохождение через вентиль 20 сигналу с выхода RS-триггера 19 на выход устройства.

Таким образом, если максимальный отсчет, хранящийся в регистре максимума 8, превышает значение кода порога, то по окончании цикла (перебора всех позиций) на выходе устройства формируется сигнал "захват". Одновременно сигнал первого компаратора 9 через инвертор 10 блокирует прохождение сигнала с выхода D-триггера 13 через элемент И 14, тем самым запрещая сброс схемы устройства в исходное состояние по окончании цикла. Если же порог не превышен, то после срабатывания дешифратора 18 и D-триггера 13 сигнал с выхода RS-триггера 20 разрешает прохождение тактового импульса через элемент И 14 на элемент ИЛИ 15 и далее на входы обнуления регистра максимума 8, регистра номера позиций 16 и счетчика 17. В результате устройство переходит в исходное состояние (к анализу первой позиции) и начинается новый цикл обзора. Второй вход элемента ИЛИ 15 соединен со входом "сброс" устройства и служит для перевода устройства в исходное состояние внешним сигналом.

Таким образом, устройство позволяет отыскать сигнал с максимальным уровнем, анализируя поочередно каждый элемент диапазона неопределенности, и отсеять помехи на соседних элементах неопределенности независимо от их количества, абсолютных уровней и суммарной мощности при одном ограничивающем условии - если уровень сигнала превышает любую парциальную помеху. Предполагается, что помеховая обстановка не успевает существенно измениться за время анализа всего диапазона неопределенности. Наиболее существенно то, что отсев помехи происходит также и в том случае, если парциальная помеха приводит к превышению порогового уровня, задаваемого кода порога, и определяемого, исходя из заданных вероятностей обнаружения сигнала в шумах.

Изобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах. Техническим результатом изобретения является повышение помехоустойчивости в условиях воздействия узкополосных помех. Устройство позволяет отыскать сигнал с максимальным уровнем, анализируя поочередно каждый элемент диапазона неопределенности и отсеять помехи на соседних элементах неопределенности независимо от их количества, абсолютных уровней и суммарной мощности при одном ограничивающем условии - если уровень сигнала превышает любую парциальную помеху. После анализа помеховой обстановки устройство оказывается настроенным на прием сигналов с максимальным уровнем. 1 ил.

Устройство поиска сигналов, содержащее последовательно включенные смеситель, один вход которого является входом устройства, а к другому входу подключен преобразователь код-частота, фильтр, детектор, аналого-цифровой преобразователь, вход запуска которого соединен с выходом делителя частоты, вход которого является входом сигналов опорной частоты, а также: счетчик, информационный выход которого соединен со входом преобразователя код-частота, а тактовый вход счетчика подключен к выходу делителя частоты через элемент задержки, и первый и второй компараторы, причем первый вход первого компаратора является входом кода порога, отличающееся тем, что, с целью повышения помехоустойчивости в условиях воздействия узкополосных помех, введены: управляемый интегратор, вход которого соединен с выходом детектора, а выход подключен ко входу аналого-цифрового преобразователя, причем его управляющий вход подключен к выходу элемента задержки, буферный регистр, тактовый вход которого соединен с управляющим входом аналого-цифрового преобразователя и регистр максимума, последовательно включенные между выходом аналого-цифрового преобразователя и вторым входом первого компаратора, причем первый и второй входы второго компаратора соединены соответственно с выходами регистра максимума и буферного регистра, D-триггер, элемент И, элемент ИЛИ и регистр номера позиции, последовательно включенные между выходом элемента задержки и информационным входом счетчика, причем другой вход элемента И подключен к выходу первого компаратора через инвертор, другой вход элемента ИЛИ является входом "сброс" устройства, а тактовый вход регистра номера позиции соединен с тактовым входом регистра максимума, дешифратор цикла, RS-триггер и вентиль, последовательно включенные между выходом счетчика и выходом устройства, причем выход RS-триггера соединен со входом разрешения записи счетчика и другим входом RS-триггера, а другой вход вентиля подключен к выходу первого компаратора, и формирователь одиночного импульса, один вход которого подключен к выходу второго компаратора, а другой соединен со входом делителя частоты и дополнительным входом элемента И, а выход соединен с тактовым входом регистра максимума, причем установочные входы регистра максимума счетчика и RS-триггера подключены к выходу элемента ИЛИ.