УСТРОЙСТВО для ИЗМЕРЕНИЯ ФАЗЫ Советский патент 1972 года по МПК G01R25/08 

Известны устройства для измерения фазы, содержащие блок управления, выходы которого подключены к синусному и косинусному корреляторам, выполненным в виде перемножителей опорного и измеряемого сигналов и интеграторов, и вычислитель среднего значения фазы.

Цель изобретения - повышение точности измерений при наличии искажений типа дроблений и смещения фронтов измеряемого сигнала.

Это достигается тем, что в устройство дополнительно введены коммутаторы и определитель характера зависимости средней фазы от замеров синусного и косинусного корреляторов, включающий в себя триггеры памяти, входы которых подсоединены к знаковым выходам интеграторов, дешифратор состояний триггеров, а также ячейки установки триггеров памяти и ячейки коммутации, связанные с блоком управления. Числовые выходы интеграторов через коммутаторы, вторые входы которых подсоединены к выходам триггеров памяти, подключены к счетному входу вычислителя среднего значения фазы, а выходы дешифратора соединены с входом установки начального числа вычислителя среднего значения фазы.

Устройство содержит синусный 1 и косинусный 2 корреляторы, определитель 3 характера зависимости средней фазы, коммутатор 4, вычислитель 5 средней фазы, блок 6 управления.

По цени 7 в устройство поступает прямоугольное колебание частоты / с неизвестной фазой, которое получается в результате предельного ограничения принимаемого синусоидального сигнала. По цепи 8 с блока 6 на синусный коррелятор / подается опорное прямоугольное колебание частоты f, относительно которого осуществляется замер фазы принимаемого сигнала. По цепи 9 с блока 5накосицусный коррелятор 2 проходит сигнал цепи

г.1

S, сдвинутый на V - время - .

Z4/

В качестве перемножителя измеряемого и опорного сигналов используют сумматор 10 по модуляю два, время присутствия уровня 1, на выходе которого характеризует степень корреляции перемнол аемых сигналов-.

Сигнал с выхода сумматора 10 подается на ячейку совпадения «И //, на другой вход которой поступают импульсы частоты Nf во время п периодов опорного сигнала, составляющих интервал измерения фазы. Пачка из Nn импульсов формируется с помощью ячейки «И 12, на которую по цепи 13 с блока 6 поданы импульсы частоты Л, а по цепи 14 - строб интервала измерения длительностью - . Сигнал с выхода ячейки «И // подается на счетный вход интегратора, состоящего из двух иоследовательно включенных счетчика 15 с коэффициентом деления п и счетчика 16 с коэффициентом деления Л. За каждый иериод опорного сигнала в отсутствии помех на интегратор синусного коррелятора 1 поступает Us . и Nя . имнульсов, где 6s а Ч- при Ч ) г. 2 Nт. . . при Y f - и Us а на интегратор косинусного коррелятора 2- Lc импульсов, где LJ ( - Ф) -при О - о И и (у - и) - при тс f С 2п;. В конце интервала измерения в счетчике 16 синусного коррелятора 1 (косинусного коррелятора 2) оказывается значение Us{Uc), усредненное за п периодов опорного сигналя. Из-за двузначности функции 0 arcsinA; и 0 агссо5л; каждому найденному значению t/s соответствуют два значения фазы s. г 5я -r, - Us fj ,-Us UsI - или 9л , a значению Uc соответствует fce или - Ucпри . Для выбора одного из четырех возможных вариантов значений фазы, соответствующим нарам чисел срс и ср (вари, 3 - ffsn и .ант 1 - -fsH и „, 2 - срsa и 4-cps« и ср, служит определитель 3 характера зависимости средней фазы. Устройство выносит решение о приеме сиг, fc + fS пала с фазой при значениях Фс и Фа, соответствующих тому варианту, для которого величина |фс-Фз минимальная. Благодаря этому достигается максимальная точность измерения фазы в условиях помех, приводящих к смещению фронтов и дроблению измеряемого сигнала. Определитель 3 характера зависимости средней фазы состоит из ячеек «И 17, «И 18, «И 19, «И 20 установки триггеров памяти, триггеров памяти 21, 22, дещифратора 23 и ячеек «И 24 - «И 27. Сигнал с выхода единиц старщего разряда счетчика 16 синусного коррелятора 1 (косинусного коррелятора 2) через ячейки «И 17- «И 20 триггеров памяти проходит на установку триггера памяти 21 (22}. Установка триггеров памяти производится импульсом, поступающим по цепи 28 с блока 6 управления после окончания интервала измерения. Этим обеспечивается хранение информации о или (Js - величине Us г/ Л Т во время этапа обработки чисел И и t/c. Дешифратор 23 на четыре возможных состояния подсоединен к триггерам памяти 21 и 22 таким образом, что вырабатывается уровень 1 при , f/c - (вариант 1) на Zi выходе, подсоединенном в ячейке «И 24 коммутации; при Lc - (вариант 2) - к ячейке «И 25 коммутации; при (7е- - (вариант 3) к ячейке «И 26; при 7VЛ , (вариант 4)-к ячейке «И 27. Zi в зависимости от номера варианта в вычислителе 5 средней фазы определяется фаза принимаемого сигнала, связанная со значениями Us и f/c соотношениями -1 1 при варианте 1 г-- --Л-f 6s + с 44 2J нри варианте 2 , 1 2-f Ш-Ь , 4 | 2J 1 Г 3-Т нри варианте 3 6 s+f/c 47V, при варианте 4 -. - -N -LJз- -Ис 4 2J где U N-1- У-число, дополнительное к U. С вычислителя 5 по цеди 29 с блока 6 управления в момент, задержанный относительно появления импульса в цепи 28, на ячейки «И 24, «И 25, «И 26, «И 27 поступает импульс опроса, осуществляющий запись в счетчик 30 (с коэффициентом деления 4 Л) исходного состояния, через ячейку «И 24 - число -Л, , через ячейку коммутации «И 25 через ячейку «И 26jV-f-1, через ячейку «.И 27--/V 2 Съем числа U с счетчика 16 в виде длительности потенциала осуществляется во время интервала считывания, который имеет