Аналого-цифровой преобразователь двухтактного считывания Советский патент 1974 года по МПК H03K13/02 

(54) АНАЛОГО-ЦЙФТОВОЙ ПРЕОБРАЗОВАТЕЛЬ ДВУГГАКТНОГО СЧИТЬЮАНИЯ всех прецизионных аналоговых элементов, используемых в АЦП. Время преобразования примерно равно про™ изведению времени переходного процесса в усилителе на сумму числа тактов считывания и числа подтактов аналоговой коррекции. Цель изобретения - повышение быстродействия преобразователя. Для её осуществления предлагаемый преобразователь содержит переключаемые стабилизаторы тока, выходы двух из которых подсоединены к входу делителя, а входы к устройству управления, выходы (К+1) стабилизаторов - к первоглу выходу делителя, триггер, единичный вход которого соединен с выходом блока сравниващих устройств, нулевой вход - с устройством управления, и схему И, первым входом подключенную к последнему, выходом - к счетному входу второго регистра и вторым входом - к единичному выходу триггера и входу (K-fl)ro стабилизатора тока, входы осталышх К стабилизаторов соединены с выходами блоков двухвходовых схем И, вторые входы последних в первом и втором блоках соединены соответственно с выходами первого и третьего регистров. На чертеже приведена схема АЦП двухтактного счетывании. Схема работает следующим образом. Входной аналоговый сигнал, подлежащий преобразованию, подается через резистор 1 на вход усилителя 2, который имеет цепь обратной связи 3, состоящую из двух резисторов 4 и ключа 5, соединенного последовательно с одним из этих резисторов. В первом такте ключ 5 зажнут, поэтому сопротивление цепи 3 минимально, а коэффициент усиления усилителя 2 становится таким, что при максимальном значении входного сигнала выходное напряжение усилителя достаточно для срабатывания всех сравнивающих устройств блока б, кроме (, где п- количество разрядов в коде результата преобразования). Индивидуальные входы сравнивающих устройств блока б соединены с выходами делителя 7 последовательного типа, содержащего 2к одинаковых по сопротивлению резисторов 8, Вход делителя 7 подключен к выходу перБОЙ группы 9 переклвдаешх стабилизаторов тока, каждый из которых состоит из последовательно соединенных стабилизатора тока 10 и переключателя тока 11. Отношение величин выходных токов этих стабилизаторов равно 2. В нечетном подтакте любого из тактов преобразоваЕия с делителю 7 подключается стабилизаторс большим выходным т оком, в четном подтакте - с меньшим. Сравнивающие устройства блока 6 должны обладать отнхительнрй чувствительностью, равной 1/22к, при этом максимальный преобразуемый сигнал пропорционален числу . Поэтому в первом подтакте сравнивающие устройства работают в грубом режиме, когда квант превышает его чувствительность в 2 раз. Параллельный унитарный код с выходов блока б преобразуется преобразователем 12 унитарного кода в двоичный и параллельно записывается в регистр 13 через блок схем И 1 по сигналу записи, поступающему из устройства управления 15 (выход 16). Код с выходов регистра 13 подается на старшие К входов блока схем И 17 цифро аналогового преобразователя 18 и на входы введенных первых К схем И 19, объединенных попарно выходами с выходами вторых схем И 20. В первом подтакте преобразования схемы И 19 открыты, а схемы И 20 и блок 17 закрыты, поэтому выходные сигналы регистра 13 в этот момент воздействуют на К переключателей 11 тока второй группы переключаемых стабилизаторов тока 21. Выходные токи стабилизаторов этой группы пропорциональны весам К разрядного двоичног,о кода, причем меньший ток равен большему току стабилизатора 10 первой группы 5. Выход второй группы стабилизаторов тока 21 соединен с выходом делителя 7, на котором формируется 5 наименьший уровень напряжения сравнения. При переходе но второму подтакту преобразования устройство управления 15 изменяет сигналы, управляющие группой 9, так, что к делителю 7 подключается меньший ток. Одновременно с этим закрывается блок схем И 14| и открывается блок схем И 22 на входе регистра 23, образущего с регистром 13 единый счетчик. На выходах делителя 7 устанавливаются новые уровни напряжения сравнения в соответствии с кодом, записанным в регистре 13. далее формируется сигнал считывания на выходе 16 устройства 15 и код с выходов блока 12 записы- вается в регистр 23, выходы когорого соединены с К младший входами блока 17. На этом заканчивается первый такт преобразования, и устройство управления 15 осущестБляет переход ко второму такту преобразования. Перед началом второге такта открывается блок схем И 17 и схемы И 20, закрывается ключ 5 в цепи обратной связи 3 усилителя 2, переключаются сигналы управления группой 9. закрываются (5лОКИ схем И 14 и 22 и открывается блок схем И 24 на входе регистра 25, выходы которого соединьны с входами схем И 20. В результате этого на вход усилителя 2 начинает воздействовать компенсирующий сигнал обратной связи с выхода цифро аналогового преобразователя 18. Поскольку коэффициент усиления усилителя 2 увежчился в 2 раз, то для блока b возникают те же самые условия, какие были в первом подтакте. Отличие состоит в том, что погрешности преобразования первого такта пигнал на выходе усилителя 2 может превышать уровень срабатывания для 2К::.го сравнивающего устройства. Б этом случае устанавливается в единичное состояние введенный в АЦП триггер 26, единичный вход которого соедшан с выходом сравнивающего устройства блока 6. Сигнал с единичного выхода емого триггера подключает к делителю 7 СК+1)ый стабилизатор тока . 44 828„ b группы 21, вес которого в 2К раз превышает вес бйяьшего тока стабилизатора группы 9, Таким путем происходит компенсация возможной 5погрешности дискретности первого такта преобразования, причем выполняется эта коррекция без изменения выходного сигнала ЦАП. т.е. без непосредственного воздействия юна вход усилителя 2. Поэтому эта коррекция выполняется значительно быстрее, так как в этом случае срабатывают элементы более быстродействущие, чем входной усилитель. Затем происходит считывание кода с выходов преобразователя 12 в регистр 25 через блок 24. Выход, ные сигналы регистра 25 воздейст2° вуют на блок 21 аналогично тому, как это было в первом подтакте. На этом заканчивается третий подтакт, и устройство управления 15 переключает элементы группы 9, 5 чем осуществляется подготовка к четвертому (последнему) подтакту преобразования. о время последнего подтакта устройство управления 15 формирует о сигнал, который поступает на вход схемы И 27, управляемой выходом триггера 6, и, если она открыта, проходит на счетный вход регистра после этого формируется сигнал 5 ° разрешающий передачу результа а преобразования в устройство бо высокого ранга, например, процессор УБМ. После получения ответа о приеме этим устройством кода результата преобразования устройство управления 15 устанавливает триг Р 6 и все регистры в исходное состояние, а также осуществляет соответствующее переключение сигналов управления тактами и подтактами, подготавливая узлы АЦП к очередному преобразованию, - предложенном варианте АЦП по сравнению с известными преобразоо2 производится значительно оыстрее, так как в нем наиболее . ДЛАстельная по времени операция вклшения основной обратной связи и переключения коэффициента усиле5 входного усилителя осуществляется только один раз - между вгошм и третьим подтактами преобразоваш. 7 8

nPEBlET ИЗОБРЕТЕНИЯ° цвлью повышения быстродействия.

Аналого-цифровой преобравова- ° содержит переклшаеше стабилитель двухтактного считывания, со- заторы тока, выходы двух и кот Ьдержащий входной усилитель с дис- рых подсоединены к входу делитекретно управляешм сопротивлением 5 ля, а входы - к устройству управцепи обратной связи, блок 2л срав- ления, выходы (K+l) стабилизатонивающих устройств, делитель пос- ров - к первому выходу делителя, ледовательного типа из 2к резисто- триггер, единичный вход которого ров, имещих одинаковые сопротив- соединен с выходом блока ления, преобразователь параллель- юсравнивающих устройств, нулевой ного унитарного кода в Кяразрядный вход - с устройством управления, двоичный, три Кгразрядных регистра и схему и, первым входом подс входными блоками схем И, пер- ключеннуй к последнему, выходом вый и второй из которых соединены к счетному входу второго регистра общим счетчиком, 2К разрндный циф-15и вторым входом - к единичному выро аналоговый преобразователь об- ходу триггера и входу (Ktl)ro ратной связи с входным блоком схем стабилизатора тока, входы осталь И | соединенный входами с° выхода- ных К стабилизаторов соединены с ми первого и второго регистров, выходами блоков двухвходовых схем два блока из К -двухвходовых схем , вторые входа последних в каждый, первые входы которых вом и втором блоках соединены соединены с устройством управления, соответственно с выходами первого отличающий ся тем, что, и третьего регистров.

447828