Реверсивный регистр сдвига Советский патент 1975 года по МПК G11C19/00 

Изобретение относится к вычислительной технике и дискретной автоматике и предназначено для операций прямого и обратного сдвига двоичных чисел.

Известен реверсивный регистр сдвига, построенный на основе триггеров типа D, каждый разряд которого состоит из трех / 5-триггеров - одного памяти и двух коммутационных, причем / 5-триггер памяти имеет одно единичное и два нулевых плеча, управляемых сигналами реверса.

Однако наличие в известном реверсивном регистре критических состязаний логических элементов может привести к сбоям в работе регистра.

Цель изобретения - повышение помехоустойчивости устройства.

Достигается это тем, что предлагаемое устройство содержит в каждом разряде триггер памяти, первый и второй коммутационные триггеры, выполненные на элементах И- НЕ, и отличается от известного тем, что каждый коммутационный триггер соде(ржит дополнительный элемент И-НЕ, образующий второе нулевое плечо коммутационного тригrepia с до;пол нительньгм нулевьгм iBbiXioaoM и нулевыми входами. Единичный выход первого коммутационного триггера соединен с одним из нулевых входов второго коммутационного триггера предыдущего разряда регистра и с

одним из дополнительных нулевых входов второго коммутационного триггера последующего разряда. Нулевой и дополнительный нулевой выходы первого коммутационного триггера соединены с единичными входами триггера памяти, единичный выход второго коммутационного триггера соединен с нулевым входом первого коммутационного триггера н редыдущего разряда и с дсаоЛНительным нулевым входом первого коммутационного триггера носледующего разряда, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера памяти и с одним из нулевых входов второго коммутационного триггера предыдущего разряда. Дополнительный нулевой выход второго коммутационного триггера соединен с одним из нулевых входов триггера памяти и с одним из дополнительных нулевых входов второго коммутационного триггера последующего разряда. Нулевой вход первого коммутационного триггера соединен с единичным выходом второго коммутационного триггера последующего разряда, дополнительный нулевой вход первого коммутационного триггера соединен с единичным выходом второго коммутационного триггера предыдущего разряда, нулевые входы вто:рого К01ммутацно1н ного ppiurrepa соединены с нулевым и с единичным выходами соответственно второго и первого коммутациоиных триггеров последующего разряда. Дополнительные нулевые входы второго коммутационного триггера соединены с доиолнительным нулевым и с единичным выходами соответственно второго и первого коммутационных триггеров предыдущего разряда, один из нулевых входов каждого из коммутацио и1ых триггеров каждого из разрядов регистра Ооадиибн с шкиой СИГ,яала «Са:виг влево, а один из дополнительных нулевых входов тех же триггеров соединен с шиной сигнала «Сдвиг вправо.

На фиг. 1 приведена схема трех разрядов Лс.троЙ10Т1ва; иа фиг. 2 офнведены BipeiMeHные диаграммы, иллюстрирующие функционирС|Ва1ние устройства.

Каждый разряд устройства содержит триггер памяти (типа R, S) на элементах И-НЕ / и 2, первый и второй коммутационные триггеры на элементах И-НЕ 3-5 и 6-8 соответственно, причем элементы 3, 8 образуют единичные цлечи этих триггеров, элементы 4,7 - основные нулевые плечи, элементы 5, 6 - дополнительные нулевые плечи с соответствующими дополнительными нулевыми входами и выходами.

Нулевые входы каждого коммутационного триггера каждого разряда соединены с щиной 9 «Сдвнг влево, а дополнительные нулевые входы тех же триггеров - с шиной 10 сигнала «Сдвиг вправо. Нулевые входы и донолнительиые нулевые входы коммутациоиных триггеров соединены с шиной // тактовых и.мпульсов. По шине 12 на дополнительный нулевой вход первого коммутационного триггера первого разряда подается прямой код входной информации при сдвиге вправо. Инверсный код входной информации при сдвиге вправо подается на дополнительные нулевые входы второго коммутационного триггера первого разряда по шинам 13 и 14. Прямой код выходной информации при сдвиге вправо подается с единичного выхода второго коммутационного триггера последнего разряда па выход 15. Инверсный код той же информации подается на выходы 16 и 17 с единичного выхода первого и дополнительного нулевого выхода второго коммутационных триггеров того же разряда.

По шине 18 на нулевой вход первого коммутационного триггера последнего разряда подается прямой код входной информации при сдвиге влево; инверсный код той же информации подается по шинам 19 и 20 на нулевые входы второго коммутационного триггера того же разряда.

Прямой код выходной информации при сдвиге влево подается с единичного выхода второго коммутационного триггера первого разряда на выход 21; инверсный код той же информации подается на выходы 22 и 23 с единичного выхода первого и нулевого выхода второго коммутационных триггеров первого разряда.

Подключение выходов устройства :К соответствующим входным информационным шинам позволяет реализовать различные кольцевые счетчики. Например, при подключении выхода 15 к шине 12, а выходов 16 и 17 соответственно к шинам 13 и 14 реализуется кольцевой счетчик с циклическим кодированием ((СО сдвИгам и формаН)и:и вправо).

При сдвиге информации вправо во всех разрядах регистра включены дополнительные

нулевые плечи коммутационных триггеров, а основные нулевые плечи выключены. При сдвиге информации влево включаются основные нулевые плечи коммутационных триггеров, а дополнительные выключаются. Связи

между разрядами регистра обеспечивают управление переключением каждого разряда регистра при помощи информации от соответствующего соседнего разряда, причем эта информация может изменяться только после

окончания тактового нмпульса. Этот алгоритм работы исключает критические состязания логических элементов различных разрядов. Сам же разряд регистра построен на основе несимметричного триггера типа Т, который не

содержит критических состязаний логических элементов. Учитывая, что управляющая информация не изменяется в момент тактового воздействия, отпадает необходимость во внутренних блокировочных связях между коммутациоиными триггерами внутри каждого разряда регистра.

Регистр работает без сбоев при произвольных разбросах времени задержки сигналов в логических элементах.

Временные диаграммы иллюстрируют последовательность продвижения двух логических единиц через три разряда регистра вправо и влево. Номера временных диаграмм соответствуют нумерации элементов и шин

устройства на фиг. 1. Индексы I, П, HI указывают на принадлежность элементов И-НЕ 1/8 первому, второму и третьему разрядам устройства (слева направо на фиг. 1).

Схема устройства может быть реализована

на элементах НЛИ-НЕ без изменения связей между элементами.

Предмет изобретения

Реверсивный регистр сдвига, содержащий в каждом разряде триггер памяти, первый и второй коммутационные триггеры, выполненные на элементах И-НЕ, единичный выход триггера памяти соединен с единичным входом первого коммутационного триггера, еди,1Н1Ичный 1ВЫХ01Д «OTapioro Соедимен -с единичным входом второго коммутационного триггера, один из нулевых входов каждого коммутационного триггера соединен с шиной тактовых

импульсов, отличающийся тем, что, с целью повышения помехоустойчивости, каждыу коммутационный триггер содержит дополнительный элемент И-НЕ, образующий второе нулевое плечо коммутационного триггера с дополнительным нулевым выходом и нулевыми

входами, единичный выход первого коммутационного триггера соединен с одним из нулевых входов второго коммутационного триггера предыдущего разряда регистра и с одним из дополнительных нулевых входов второго коммутационного триггера последующего разряда, нулевой и дополнительный нулевой выходы первого коммутационного триггера соединены с единичными входами триггера памяти, единичный выход второго коммутационного триггера соединен с нулевым входом первого коммутационного триггера предыдущего разряда и с дополнительным нулевым входом первого коммутационного триггера последующего разряда, нулевой выход второго коммутационного триггера соединен с нулевым входом триггера памяти и с одним из нулевых входов второго коммутационного триггера предыдущего разряда, дополнительный нулевой выход второго коммутационного триггера соединен с одним из нулевых входов триггера памяти и с одним из дополнительных нулевых входов второго коммутационного триггера последующего разряда, нулевой вход первого коммутационного триггера соединен с единичным выходом второго коммутационного триггера последующего разряда,

дополнительный -нулевой -.вход 1пер:вого КОМмутационного триггера соединен с единичным выходом второго коммутационного триггера предыдущего разряда, нулевые входы второго коммутационного триггера соединены с нулевым и единичным выходами соответственно второго и первого коммутационных триггеров последующего разряда, дополнительные нулевые входы второго коммутационного триггера соединены с дополнительным нулевым и

с единичным выходами соответственно второго и первого коммутационных триггеров предыдущего разряда, один из нулевых входов каждого из коммутационных триггеров каждого из Разрядов регистра соединен с ш-и1НОЙ сигнала «Сдвиг влево, а один из дополн:ительных нулевых -ВХОДОБ тех же триггеров соединен с шиной сигнала «Сдвиг вправо.