Логическое запоминающее устройство Советский патент 1977 года по МПК G11C15/00 

ментов ИЛИ первой группы подключены к первым входам первой группы элементов регистра слова. Первый вход последнего элемента регистра слова через последовательно соединенные элементы ИЛИ и И подключен5 к соответствующему выходу «-разрядного блока памяти. Второй вход элемента И подключен к шине управления. Вторые входы элементов ИЛИ первой группы, первые вхо„... ды второй группы элементов регистра слова ю и второй вход элемента ИЛИ подключены к соответствующим элементам И второй группы. Первые входы элементов И второй групАi J ПЫ подключены к соответствующей шине уппярпрнно рс вления, а вторые - к соответствующим15 nt™ .... памяти. Вторые ...-.л11.. i- 1. . LJIV.-ВХОДЫ регистра слова через третью группу элементов И подключены к соответствующим выходам л-разрядного блока памяти. Вторые --,- -TJvrsntT , ТТ входы элементов И третьей группы подклю-20 чены к соответствующей щине управления. выходы регистра слова подключены к соот. ветствующим входам блока анализа содержимого регистра слова, другие входы которого подключены к щинам управления. Вы-25 ходы первой группы элементов регистра елова через последовательно соединенные элементы И четвертой группы и ИЛИ второй группы подключены к входам регистра адреса а вторые входы элементов ИЛИ второйзо 1РУППЫ через элементы И пятой группы и вторые входы элементов И четвертой группы подключень к соответствующим щннам управлення. ьыход первого элемента регистра слова подключен через последовательно со-35 единенные элементы И и ИЛИ к соответ ствующему входу регистра адреса, а вторые входы элементов И и ИЛИ - к соответствующим щннам управления. моголзу изображена ехема предлагае-40 f) но содержит элементы И второй группы J для прямого чтения, «-разрядный блок памяти , дещифратор адреса 3, регистр адремр элементь 1 ИЛИ второй группы 5, эле-45 менты и пятой группы 6 для приема кода адреса на регистр адреса из внешних устроиств, блок управления 7, элемент ИЛИ 8, элементы И четвертой группы 9 для передачи f,P 3 регистра слова,50 djicMtHT и W для нередачи содержимого первого разряда регистра слова на вход регистра адреса, регистр слова //, блок анализа содержимого регистра слова 12, элементы И третьей группы 13 для выполнения сум-55 мирования по модулю два, элементы ИЛИ первой группы 14, элемент ИЛИ 15, элеменг И 16 для чтения из первого разряда блока памяти в и-й разряд регистра слова, элементы И первой группы 17 для передачи кода адреса на регистр слова, дополнительный дешифратор адреса 18, шины управления 19-39. Входы блока памяти 2 соединены с выходом дешифратора адреса 3, входы которого 65 GO подключены к соответствующим выходам регистра адреса 4, каждый вход которого подключен к соответствующему выходу элементов ИЛИ второй группы 5. Первые входы этих элементов подключены к соответствующему элементу И пятой группы б, предназi-j . F наченного для приема кода адреса из внещнего устройства. Первые входы элементов И пятой группы 6 подключены к шине унравлення «приема кода адреса 30, а вторые входы - к входным шинам 31. Вторые входы элементов ИЛИ второй группы 5 подключены к соответствующим элементам И четвертой группы 9, предназначенной для передачи кода адреса из регистра слова П, первые входы элементов И четвертой группы 9 подключены к шине «передача кода из регистра слова 29, а вторые входы - к соответствующим выходам первой группы элементов регистра слова //. Второй вход первого разряда регистра адреса 4 подключен к выходу элемента ИЛИ 8, первый вход которого подключен к щине управления «установка регистра адреса в следующее состояние 32, второй вход подключен к элементу И W пере-дачи содержимого первого разряда регистра слова на вход первого разряда регистра адреса 4, первый вход которого подключен к щине управления передачей 33, а второй вход - к выходу первого разряда регистра слова. Вторые входы каждого разряда блока памяти 2 подключены к блоку управления 7, первые входы которого подключены к управляющим шинам 20-28. Вторые входы блока 7 подключены к выходам регистра слова //. f i -11 Выходы регистра слова 11 подключены к входам блока анализа состояния регистра слова 12, вторые входы которого, подключены к щине «анализ состояния регистра слова 35, шплс а третьи входы - к щине «анализ состояния первого разряда 36. Первые входы первой группы элементов регистра слова 11 подключены к соответствующим выходам элементов ИЛИ первой группы М, первые входы которых подключены к соответствующему элементу И первой группы 17, предназначенного для передачи кода адреса на регистр слова, Первые входы элементов И первой группы 17 подключены к шине управления «передача кода адреса на регистр слова 55, а вторые - к соответствующим выходам регистра н Fадреса 4, которые одиовремеино подключеиы к дополнительному дещифратору адреса 18, другой вход которого подключен к шине управления опроса дещифратара 39. Первый вход последнего элемента регистра слова 11 подключен к выходу элемента И 15, первый вход которого подключен к элементу И 16, предназначенного для чтения первого разряда блока памяти на л-й разряд регистра слова. Первый вход элемента И 16 подключен к шине управления чтением из первого разряда блока памяти на соответствующий разряд регистра слова 37, а второй - к выходу .-J..1---/ f J первого разряда блока памяти 2. Вторые входы элементов ИЛИ первой группы 14, первые входы второй группы элементов регистра слова 11 и второй вход элемента ИЛИ 15 подключены к соответствующим элементам И второй группы /, предназначенным для прямого чтения. Первые входы этих элементов подключены к шине управления «прямого чтения 19, а вторые - к соответствующим выходам элементов блока памяти 2. Вторые входы элементов регистра слова 11 подключены к соответствующим элементам И третьей группы 17, предназначенным для суммирования по модулю два. Первые входы этих элементов подключены к щине управления «сумма по модулю два 34, а вторые входы - к выходу соответствующих элементов блока памяти 2. ЛЗУ может выполнять операции синхронизации по циклам, циклическое кодирование, декодирование, левый логический сдвиг, правый логический сдвиг, прямую запись, прямое считывание и т. д. В качестве примера рассмотрим реализацию операции «передача кода адреса па регистр слова. В исходном состоянии на регистре адреса 4 хранится операнд X, «адрес ячейки AJ л-разрядного блока памяти 2. При подаче управляющего сигнала на щину управления «передачей кода на регистр слова 38 сигнал поступает на элементы И первой группы 17. При этом информационные сигналы с выходов (регистра адреса 4 через элементы И первой группы 17 и элементы ИЛИ первой группы 14 поступают на входы регистра слова 11, записывая код операнда X на регистр слова. Формула изобретения Логическое запоминающее устройство, содержащее последовательно соединенные ре гистр, дешифратор адреса и я-разряднып блок памяти, регистр слова, подключенный к блоку управления и блоку анализа содержимого регистра слова, шины управления. отличающееся тем, что, с целью расширения функциональных возможностей устройства, оно содержит элементы И и ИЛИ и дополнительный дешифратор адреса, один вход которого подключен к шине управления, а другие входы - к соответствующим выходам регистра адреса и через первую группу элементов И к первым входам элементов ИЛИ первой группы; выходы элементов ИЛИ первой группы подключены к первым входам первой группы элементов регистра слова; первый вход последнего элемента регистра слова через последовательно соедпненные элементы ИЛИ и И подключен к соответствующему выходу п-разрядного блока памяти; второй вход элемента И подключен к шине управления; вторые входы элементов ИЛИ первой группы, первые входы второй группы элементов iperncTpa слова и второй вход элемента ИЛИ подключены к соответствующим элементам И второй группы; первые входы элементов И второй группы подключены к соответствующей шине управления, а вторые - к соответствующим выходам л-разрядного блока памятп; вторые входы регистра слова через третью группу элементов И подключены к соответствующим выходам «-разрядного блока памяти; вторые входы элементов И Т1ретьей группы подключены к соответствующей шине управления: выходы регистра слова подключены к соответствующим входам блока анализа содержимого регистра слова, другие в.ходы которого подключены к шинам управления; выходы первой группы элементов регистра слова через последовательно соединенные элементы И четвертой группы и ИЛИ второй группы подключены к входам регистра адреса, а вторые входы элементов ИЛИ второй группы через элементы И пятой группы и вторьте входы элементов И четвертой группы подключены к соответствующим шинам управления; выход первого элемента регистра слова подключен через последовательно соединенные элементы И и ИЛИ к соответствующему входу регистра адреса, а вторые входы элементов И и ИЛИ - к соответствующим щинам управления. Источники информации, принятые во внимание при экспертизе изобретения: 1.Стифлер Дж. Дж. Теория синхронной связи. Изд. «Связь, М., 1975 г. 2.Авторское свидетельство по заявке Ao 2113648/24, кл. G 11 С 15/00, 14.03.1975 г. (прототип).