Запоминающее устройство Советский патент 1977 года по МПК G11C11/06 

1

Изобретение относится к вычислительной технике и может быть использовано для построения запоминающих устройств.

Известно запоминающее устройство, содержащее регистры адреса, выходы которых соединены с входами дешифраторов адреса, накопитель на ферритовых матрицах, каждая из которых прошита одной выходной обмоткой и двумя адресными обмотками, одни концы адресных обмоток соединены с выходами дешифраторов адреса.

Недостатком известного устройства является низкая помехоустойчивость.

Цель изобретения - повышение помехоустойчивости устройства.

Это достигается тем, что запоминающее устройство содержит дополнительный дещифратор, сумматор, логические элементы И и ИЛИ. Выход элемента ИЛИ соединен с одной выходной щиной устройства, а его входы - с выходами элементо В И, первые входы которых связаны с выходами дополнительного дешифратора, вторые их входы - с одними концами выходных обмоток, другие концы которых подсоединены к другой выходной шине устройства. Входы дополнительного дещифратора подключены к выходам сумматора, входы которого соединены с выходами регистров адреса.

На чертеже представлена функциональная схема запоминающего устройства.

Она содержит регистры 1, 2 адреса, дешифраторы 3, 4 адреса, дополнительный дешифратор 5, сумматор 6, накопитель 7 на ферритовых матрицах 8, 9, логические элементы И 10, логический элемент ИЛИ 11.

Работает запоминающее устройство следующим образом.

Допустим, что на вход регистра адреса 2 подан код числа Q 000, а на вход регистра адреса 1 - код числа . Ирежде чем посылать эти коды, проводится их суммирование в виде

Z) Q + f.000,

в результате на вход дещифратора адреса 5 подается код адреса выходного провода.

Носле этого возбуждаются соответствующие выходы, которые переключают сердечник,

находящийся на пересечении проводов 12, 13 и 14. Сигнал от переключаемого сердечника через провод 14 и логический элемент И 10 передается на вход логического элемента ИЛИ 11. На всех невыбранных выходных

проводах наводится ЭДС помехи от двух полувыбранных сердечников. Однако эти помехи на выход логического элемента 11 не попадают, так как в.ходы логических элементов И 10 не возбуждаются. При записи кода «1

по данному адресу ЗУ на выходном проводе

14 наводится ЭДС, полярность которой противоположна ЭДС сигнала, считанного с того же сердечника. В результате вход логического элемента PI 10 не нагружается и отпадает необходимость во времени для успокоения переходных процессов на его входе.

При построении ЗУ на феррптовых матрипах больших размеров (128X128 и более) конструктивно и экономически выгодно выполнить схему дешифрации выходных обмоток в виде матрицы с применением в качестве развязывающих цепей многоэмиттерных транзисторов.

Формула изобретения

Запоминающее устройство, содержащее регистры адреса, выходы которых соединены с входами дешифраторов адреса, накопитель на

ферритовых матрицах, каждая из которых прошита одной выходной обмоткой и двумя адресными обмотками, одни концы адресных обмоток соединены с выходами дешифраторов адреса, отличающееся тем, что, с целью повышения помехоустойчивости устройства, оно содержит дополнительный дешифратор, сумматор, логические элементы И и ИЛИ, причем выход элемента ИЛИ соединен с одной выходной шиной устройства, а его входы соединены с выходами элементов И, первые входы которых соединены с выходами дополнительного дешифратора, вторые их входы соединены с одними концами выходных обмоток, другие концы которых подсоединены к другой выходной шине устройства, входы дополнительного дешифратора подключены к выходам сумматора, входы которого соединены с выходами регистров адреса.