Адаптивное передающее устройство Советский патент 1978 года по МПК G08C19/28 

(54) АДАПТИВНОЕ ПЕРЕДАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относится к системам передачи информации и может быть использовано при создании адаптивных телеметрических устройств.

Известны устройства сжатия данных, содержащие суммирующие блоки, аналого-цифровой преобразователь, арифметический блок и буферный запоминающий блок (1).

Невысокое быстродействие таких устройств обусловлено необходимостью проведения многотактовых арифметических действий, а также конструктивной сложностью..

Известны также адаптивные передающие устройства информации с адаптивной дискретизацией, содержащие коммутатор, входь которого соединены со входом устройства, элемент задержки и блок сравнения, первый выход которого подключен ко входам всех элементов НЕТ, второй выход - ко входам элементов НЕТ, кроме первого, последннй выход к соответствующему входу последнего элемента НЕТ Выходы элементов НЕТ соединены со входами соответствующих разрядов блока памяти и входами ключевых элементов, управляющие входы которых соединены с выходами соответствующих элементов ИЛИ. Выходы клю чевых элементов соединены с входами регистра кода. Выход каждого разряда блока памяти соединен с входами каждого элемента ИЛИ, кроме одноименного (2).

Устройство обеспечивает адаптивную дискретизацию информации по уровню сигнала с заданным интервалом квантования как медленных, так и быстро меняющихся гфоцессов. Однако адаптация в этом устройстве ограничивается определением существенных выборок и не предусматривает адаптивного изменения частоты проса параметров.

10 Целью изобретения является устранение этих недостатков, т. е. расширение функциональных возможностей устройства..

Поставленная цель достигается за счет того, что в предложенное устройство введены блок управления понижением частоты опроса, 15 блок.управления повышеиием частоты опроса, блок контроля скорости изменения процесса и управления дополнительным повышением частоты опроса, .два входа которого подключены к заданным выходам блока памяти и вь1ходам

л ключевых элементов, третий вход объединен с nepBbJM управляющим входом коммутатора и первым входом блока управления повыщением частоты опроса и подключен к выходу блока управления понижением частоты опроса. Первый вход последнего соединен с выходом

5 элемента задержки, второй подключен к первому выходу блока управления повышением частоты опроса, второй выход которого соединен со вторым управляющим входом коммутатора. Управляющие входы блока управлеиия повышением частоты опроса соединены с выходами ключевых элементов. Выход блока контроля скорости изменения процесса и управления дополнительным повы1иением частоты опроса подключен к третьему управляющему входу коммутатора, а клемма тактовых импульсов соединена с входом элемента задержки.

с

На чертеже дане функциональная схема устройства.

Оно содержит коммутатор 1, блок сравнения 2, элементы НЕТ 3|-84, элемент задержки 4, блок памяти 5, ключевые элементы 6i- 64, элементы ИЛИ 7i-74, регистр 8, блок контроля, скорости изменения процесса и управления дополнительным повышением частоты опроса 9, элемент И 10, триггер It, блок, управления повышением частоты опроса 12, элемент ИЛИ 13, триггер 14 и блок управлеНИИ понижением частоты опроса J5.

Ко входу коммутатора I подключены измерительные каналы, а его выход соединеи с блоком сравнения 2, выходы которого соед и нены со входами соответствующих элементов НЕТ 3 и входами запрета этих элементов, подключенных к выходам младших уровней блока сравнения 2.

Запускающие входы элементов НЕТ 3, элемента задержки 4 и блока памяти 5 подключены К клемме тактовых импульсов (ТИ), следующих с частотой выборки. Выходы 16-19 элементов НЕТ 3 соединены со входами соответствующих разрядов 1р-4р (элементов памяти) блока 5 и входами элементов 61-64, управляющие входы 20-23 которых соединены с выходами ссютветствующих элементов ИЛИ 71-74. Выходы 24-27 элементов 61-64 соединены с входами регистра кода 8. Выход каждого разряда ip-4р блока памяти 5 соединен со входами каждого элемента ИЛИ 7i- 74, кроме одноименного.

Блок 9 контроля скорости изменения процесса и управления доп€ лнительиым повышением частоты опроса содержит элемент И 10 и триггер П. Один вход И 10 соединен с выходом разряда (4р) блока памяти 5, второй под; лючен к выходу 24 элемента 6, а выход соединен с первым входом триггера И, второй вход которого объединен со вторым входом триггера 14. первым управляющим входом коммутатора t и подключен к выходу блока 15. Выход триггера 11 соединен с третьим управляющим входам коммутатора 1, второй управляющий зход которого подключен к выходу триггера 14.

Блок 12 управления повышением частоты опроса содержит :элемент ИЛИ 13 . и триггер 14. Входы элемента ИЛИ 13 подключены к выходам 24-27 элементов 6i-64. а выход - к первому входу триггера 14 и входу запрет блока 15. вход которого подкли «ем к выходу элемента задержки 4.

Блок 15 собран по схеме запрета.

Принцип работы устройства рассмотрим на примере измерения и анализа одного параметра.

Допустим, что частота опроса выбрана FZ Fa. Предположим что начальная частота опроса равна FI, В этом случае аналоговые значения выборок с частотой F,.поступают с выхода коммутатора 1 на вход блока сравнения 2. На соответствующих его выходах формируются сигналы, поступающие на входы соответствующих элементов НЕТ 3, а также на входы запрета этих элементов, подключенных к выходам младших уровней блока сравнения 2. ТИ поступающие на входы запуска элементов НЕТ 3, считывают сигнал иа том из них, который соответствует выходу старшего уровня, которого достигла выборка.

Одновременно ТИ поступает на вход элемента задержки 4 .и в блок памяти 5, который выдает код, соответствующий предшествующей выборке данного параметра.

Предположим, что блок памяти 5 выдал код 0100. Символ единицы этого кода с выхода разряда 2р блока памяти 5 через элементы ИЛИ 7i, 7s и 7 поступает на управляющие входы 20, 22 и 23 элементов 6, 6; и 64 и открывает их. Допустим, что сигнал появился на выходе 17 элемента НЕТ 3, поступил на вход закрытого элемента 6}, и в схеме никаких изменений не произошло. Такая выборка признается избыточной. Одновременно этот сигнал с выхода 17 элемента НЕТ 3 поступает на вход разряда 2р блока памяти 5 и записывается в нем как код 0100, который хранится до следующего такта измерения этого параметра. Задержанный ТИ с выхода элемента задержки 4 через блок 15 подается на вторые входы триггеров 11 и 14 и первый управляющий вход коммутатора 1, но и изменений в них не производит. При этом опрос контролируемого параметра продолжается с частотой F|. Допустим, что в п-ном такте измерения величина выборки возросла на шаг квантования. В этом случае ТИ считывает сигнал на 18 выходе элемента НЕТ 3. Этот сигнал поступает на вход разряда Зр блока памятн 5 и записывается в нем как код 0010, а также через открытый элемент ба поступает на выход 26. При этом он подается в регистр 8, который формирует соответствующий код и передает его В канал связи. Эта выборка признается существенной. Кроме того, с выхода 26 элемента бг сигнал поступает на вход элемента ИЛИ 13, и на его выходе формируется сигнал, поступающий на «ход. запрета блока 15 и на первый вход триггера 14. При этом с выхода триггера 14 на второй управляющий вход коммутатора 1 поступает сигнал, обеспечивающий повышенную (F2) частоту опроса данного параметра.

Задержанный ТИ с выхода элемента задержки 4 поступает в блок 15, но дальше не проходит, и никаких изменений не производит. Контролируемый параметр опрашивается с частотой FJ до тех пор, пока на выходах элементов 6|-64 появляются сигналы и выборки признаются существенными.

При повышении скорости изменения процесса очередные выборки, следующие с частотой FZ, изменяются на величину большую, чем шаг квантования. Может наступить момент, когда такие выборки чередуются через п шагов квантования. При этом создаются условия нарушения требований опроса (по Котельникову), что приводит к необходимости вторичного повышения частоты опроса.

Рассмотрим случай, когда в блоке 5 хранится код 0001, а при очередном ТИ сигнал появляется на выходе 16 элемента НЕТ 3. «Единица с выхода разряда 4р блока памяти 5 через элементы ИЛИ 7|, Ij и 7з поступает на управляющие входы 20, 21 и 22 элементов бг, 6з и 64 и открывает их. Кроме того, этот сигнал поступает на первый вход элемента И 10. Сигнал с выхода 6 элемента НЕТ 3 записывается в блоке памяти 5, как код 1000, а также через открытый элемент 64 проходит на выход 24. С выхода 24 сигнал поступает в регистр кода 8 и считывает соответствующий код, поступающий в канал связи, а также поступает через элемент ИЛИ 13 на первый вход триггера 14 и на вход запрета блока 15. Кроме того, с выхода 24 элемента 64 сигнал поступает на второй вход элемента И 10, и на его выходе формируется сигнал, поступающий на первый вход триггера 11. Триггер И перебрасывается, и на его выходе появляется сигнал, поетупающий на третий управляющий вход коммутатора I, который опрашивает с этого момента контролируемый параметр с частотой Fj.

Это продолжается до тех пор, пока на выходах элементов 61-64 появляются сигналы, так как эти сигналы, через элемент ИЛИ S3 поступают на вход запрета блока 15, запрещая прохождение на его выход задержанных в элементе задержки 4 ТИ.

Если на рыходе элементов 6i-64 в очередном такте измерения сигнала нет, то с выхода элемента задержки 4 сигнал чере5 блок 15 поступает на вторые входы триггеров П и 14 и на первый управляющий вход коммутатора 1, который понижает частоту опроса.

Устанавливается частота опроса Fj. Если н эта частота опроса станобится выше необходимой, то она аналогично снижается до частоты FI, с которой опрашивается параметр до. тех пор, пока на выходах элементов 6)-64 нет сигналов, т. е. пока выборки не достигли значения существенной величины.

Предложенное устройство обеспечивает адаптивное перераспределение опросных сигналов между контролируемыми Ьараметрами, т.е. получение оптимальной информации при срав6

нительно невысокой средней частоте опроса всех параметров.

Формула изобретения

Адаптивное передаюшее устройство, содержащее коммутатор, входы которого соединены со входом устройства, элемент задержки, блок сравнения, первый выход которого подключен

ко входам всех элементов НЕТ, второй выход блока сравнения подключен к входам всех элементов НЕТ, кроме первого, последний выход блока сравнения соединен с соответдтвующим входом последнего элемента НЕТ, выходы элементов НЕТ соединены со входами соотвеТствующих разрядов блока памяти, . входами ключевых элементов, управляющие входы ко-, торых соединены с выходами соответствующие элементов ИЛИ, выходы ключевых элементов соединены с входами регистра кода, выход

каждого разряда блока памяти соединен с входами каждого элемента ИЛИ, кроме одноименного, отличающееся тем, что, с целью расширения функцирнальных возможностей устройства, в него введены блок управления понижением частоты опроса, блок управления повышением

частоты опроса, блок. контроля скорости изменения процесса и управления дополнительным повышением частоты опроса, два входа которого подключены к заданным выходам блока памяти и выходам ключевых элементов, третий вход объединен с первым управляющим входом коммутатора и первым входом блока управления повышением частоты опроса и подключен к выходу блока управления понижением частоты опроса, первый вход которого соединен с выходом элемента задержки, второй вход подключен к первому выходу блока управления повышением частоты опроса, второй выход которого соединен со вторым управляющим входом коммутатора; управляющие входы блока управления повышением частоты опроса соединены с выходами ключевых элементов; выход блока контроля скорости изменения процесса и управления дополнительным повышением частоты опроса подключен к третьему управляющему входу коммутатора, а клемма тактовых импульсов соединена с йходом элемента задержки.

Источники информации, принятые во внимание при экспертизе:

I. Воздушно-космическая телеметрия. Под ред. К. Н. Трофимова, М., 1968, с. 199-207. 2. Авторское свидетельство СССР № 373892, кл. Н 04 В 7/18.