Устройство для умножения двух празрядных чисел Советский патент 1978 года по МПК G06F7/39 

8ОЙ группой входов элементов 1-го разряда первого и второго блоков. Выход элемента ИЛИ п -го разряда второго блока является выходом устройства,

Структурная схема умножения двух четьарехразрядныж чисел (T.e.rt 4) изображена на чертеже,

Устройство содержит матрицу из эле ментов И 1, первый блок элементов ИЛИ 2f регистр множимого 3, регистр ..даожителя 4, сумматор 5, второй блок 6 элемеитов ИЛИ, первый и второй блоки 7,8 элементов И, блок 9 элементов задержки и управляющую шину 10,

Устройство работает следующим образом.

После записи операндов s регистры на шину 10 входа управляк51аего импульса умножения подается импульс. Если триггер стаЕяиего разряда регистра множителя находится в состоянии единица, то импульс появляется ыа выходе первого элемента И блока 7 и сумиирует соответственно сдвинутый код 1«ножимого на су1 я аторе 5. Импульс с В191хода первого элемента И блок 7, эадержанньй на один такт на первом элементе задержки блока 9 через первый элемент ИЛИ блока б поступает в следующий разряд множителя. Поскольку триггер старшего разряда множителя находится в состоянии единица, второй элемент блока 8 не пропускает управляющий импульс умножения на первый элемент ИЛИ блока 6. Если триггер ставшего разряда находится в нулевом состоянии, то управлякщйй импульс умножения через перши элемент И блока 8, элемент ИЛИ блока б поступает в следующий разряд . Поскольку триггер старшего разряда 4 находится в нулевом состоянии, первый элемент И блока 7 не пропускает управляющий импульс умножения. В остальных разрядах устройство работает аналогично .

Появление импульса на шине выхода окончания умножения 11 означает, что процесс умножения закончен. Таким образом, в сумматоре 5 сунялируются только те сдвинутые кодах множимого, которым соответствует единица в разрядах множителя. Число тактов,, необходимых для умножения, равно числу единиц в коде множителя.

Введениё в состав предлагаемого устройства элеь ентов задержки на один такт и элементов ИЛИ позволяет осуществлять умножения без разрушения множителя. Сохранение множителя в процессе умножения позволяет осуществлять оперативный аппаратный контроль по модулю операции умножения, поскольку при сбое имеется возможность повторить умножение без обращения к оперативной памяти. Это обстоятельство особенно важно при работе устройства в реальном масштабе времени.Кроме того, сохранение множителя в процессе умножения позволяет осуществить реализацию операции умножения н зафиксированный множитель, которая является одной из основных операций в процессе обработки массивов, например, экономической информации, либо выполнения стандартных программ .вычисления элементарных функций, поскольку введение в состав системы команд ЦВМ операций умножения на множитель, зафиксированный в регистре множителя, ведет к сокращению в два. раза обращений к оперативной памяти при выполнении указанных вычислительных процессов.

Формула изобретения

Устройство для умножения двух « Разрядных чисел, содержащее матри цу из элементов И, первый(2«- i) -ра рядный блок элементов ИЛИ,и -разрядный регистр множимого, (2п-1)-разрядный сумматор,И -разрядный регистр множителя, первый и второй и -разрядные блоки элементов И, причем вы ходы регистра множимого соединены с первой группой входов матрицы из элементов И, выходы (2т2И -2)-го разрядов которой соединены с соответствуфщими входами элементов ИЛИ первого блока, выходы которого соединены с . соответствующими входами сумматора, входы 1-го и (2г1-1)-го разрядов которого соединены с выходами соответствующих разрядов матрицы из элементов И, единичный и нулевой выходы регистра множителя соединены с первой группой входов соответственно первого и второго элементов И первого и второго блоков, выходы элементов И пер-г вого блока соединены со второй группой входов матрицы из элементов И, отличающееся тем, что, с целью расширения области применения за счет выполнения умножения без разрушения информации в регистре множителя, в устройство введены второй И-разрядный блок элементов ИЛИ и Н-разрядный блок элементов задержки причем выходы элементов И первого ; блока соединены со входами элементов задержки блока, выходы которого соединены с первой группой входов элементов ИЛИ второго блока, выходы (l-fn-l)-bix разрядов которого соединены со второй группой входов элементов И соответствующих разрядов первого и второго блоков; выходы элементов И второго блока соединены со второй группой входов элементов ИЛИ второго блока; управляющая шина устройства соединена со второй группой входов элементов И 1-го разряда первого и второго блока; выход эле5мента ИЛИ«-го разряда второго блока является выходом устройства. Источники информации, принятые во внимание при экспертизе: 6232046 1. Карцев М.А. Арифметика цифровых машин, 1969, с. 451 2. Авторское свидетельство СССР 482740, .Ч.кл.. Q Об Р 7/52 1975

3 1