Устройство для умножения п-разрядных двоичных кодов Советский патент 1979 года по МПК G06F7/39 

Изобретение относится к областд вычислительной техники и предназначено для умножения двух синхронно п(к;тупающих в последовательном дополнительном коде чисел, в которых знак содержится в п -ом разряде и сначала поступают младшие разряды.

Известно устройство для умножения двух синхронно поступающих в последовательном прямом коде чисел, в которых знак содержится в п-оя разряде и сначала поступают младшие разряды (I.

Известное устройство, которое осуществляет умножение за два такта, содержит сдвиговые регистры множимого и множителя, распределитель, статический регистр, сдвиговый регистр, а также элементы И и последовательные одноразрядные сумматоры.

Наиболее близким техническим рещением к изобретению;, является устрчйство для умножения двух синхронно поступающих последовательным прямым кодом чисел, в которых знак содержится в « -ом разряде и сначала поступают младшие разряды (2), содержащее регистр сдвига множимого, регистр сдвига множитепя, выход которого соединен со входами (п-I) элементов И

первой группы, ()-разрядный-распределитель, ка)кдый1-и разряд которого соединен через (i -f I)-и элемент И первой группы со входом (i 4- 1)-разряда (п - 1)-разрядного регистра, первый разряд которого через первый элемент И первой группы подключен к шине управления, которая соединена со входом (п - 2)-разрядного распределителя,

,(п - 2)-разрядный сдвиговый регистр, выход -го разряда (п.- 1)-разрядного регистра и выход (1-1)-го разряда (п -2)-разрядного сдвигового регистра соединены со входами i-ro элемента И, (п- I) элементов И второй группы, а выход первого разряда (п - 1)разрядного регистра и вход (г - 2) -разрядного сдвигового регистра подключены ко входам первого элемента И второй группы. Выходы (2п - 1)-го и ,2х-го элементов И второй группы (К 1.2..., ) соединены со входами К -гр одноразрядного сумматора первой групт1ы. Выходы (2cj- 1)-го и одноразрядных сумматоров первой группы ( 1, 2,..., - I) соединены со входами

-го одноразрядного сумматора второй групИы. Выходы последнего одноразрядного сумЯатора первой группы и последнего поразряднЬго элемента И второй группы соедин ни со входами последнего одноразрядного сумматора второй группы. Выходы одноразрядных сумматоров (-1)-й группы (f 1, 2,..., logjn) соединены со входами последовательного одноразрядного суммато,paj -и группы. . - ; Низкое быстродействие таких устройств обусловлено тем, что при умножении поступающих в последовательном дополнительном коде чисел требуется их преобразование в прямой код, т. е. требуется дополнительно П тактов. Целью изобретения является повышение быстродействия.;Т ЭтацеЛь достигается тем, что в предложенное устройство введены дрцолн|1тельные. элементы ИЛИ, И, НЕ, задерж и и дополнительнУе одноразрядные сумматоры. Выход регистра сдвига множимого соединен с одриМ ИЗ выходов первого дополнительного эле-, мента И, другой вход которого через пе рвый -элемент задержки подключен к выходу (п-2) разрядного-распределителя,-а выход--коднойу-йз ifvxoдoв первого элементаИЛИ, другой вход; которого соединен с выходом второго элемента ИЛИ, вход которого соединен с выходом первого элемента ИЛИ, авыход - с одним из входов третьего элемента ИЛИ, другой вход которого подключен к выходурегистра сдвига множимого, а .выход - .ко входу (п - 2)-разрядНогЬ сдвигового регйстра. Выход регистра сдвйгд мнржйТёля соеднмвн сОДНйМ ИЗ вхЩ 6в1второг элёмёнта И, другой вход которого подключен к выходу; первого элемента задержки, а выход - к одйому из входов четвертого элемента ИЛИ, другой вход которого соединен с вь1ход;ом пят-огоэлемента ИЛИ, вхоД котброгр сбеДйнен с выходом четвертого элемента ИЛИ, а-8Ь1ХОД - с Одним из- входов третьегоэлемента И, другой ВхбД которОгб подключен к выходу Первого элемейта задержки, а выход - к одному из входов первого дрпОлнйтёльного. одноразряДйОгр сумматора, ДРУгой вход которого соединён с 1аЫхЬдОм; . вертогр дополнительного элемента И, бдйн ИЗ ВхОДОв которого сОеДййен с вьрсоДОм; пятргр элемента ИЛИ, а; другой йход 7 вьгходом элемента НЕ, вход которогр через второй элемент задержки подключен К:ВЬ1-:, ходу (п- 2) -разрЯДног6 сдвйго1вого рёгистра, Выход первого дополн.ительного одноразрядного сумматора соединен с оДнйм йз входов второго Дополнительного одноразрядного сумматора, другой Вход которого соединен с выходрм третьего последовательного одноразрядного сумматора, а выход ггОДклюЧец к выходной шине устройства. Один из входов Третьего дополнительного oднopaзpяднoгq сумматора соединен с вь1з4:одом одноразрядйого сумматора J.-и группы, другой вход- с выходом пятого элемента И, одиниз входов которого подключен к выходу последнего разряда (п - 2) -разрядного распределителя,

.690478 а другой вход - к выходу одноразрядного сумматора J. -и группы. Функциональная схема устройства для умножения последовательных п -разрядных кодов для случая п 8 представлена на чертеже. Устройство содержит регистр сдвига множителя 1, элементы И 2-8 первой группы; (п-2)-разрядный распределитель 9, - 1)разрядный статический регистр 10, шину управления П, (п - 2)-разрядный сдвиговый регистр 12, элементы И 13 - 18 второй группы, последовательные одноразрядные сумматоры первой группы 19 - 22, последобательнь1е одноразрядные сумматоры второй групгты 23, 24, последовательный одноразрядный сумматор третьей группы 25, регистр сдвига множимого 26, дополНительньШ элементы И 27, элементы задержки 28, элементы ИЛ И 29 - 31; Д9полнительный одноразрядный сумматор 36, дополнительные элементы НЕ 38, элементы .. ,-.,,. . задержки 39, додолнительнЫе одно|5азряд е сумматоры 40-4, входнуюшину 42 .: ЧР.ггрлнительный,.. элемент .Округления 43. Устройство работает следующим образом, В исходном СОСТОЯНИЙ дополнительные множителя и Мйоя$ймого размещены соответственно в регистрах сдвига множителя и множимого. 26. Из регистров 1 и 26 эти коды подаются младшими разрядами .вперед и содержатся вп-ых разрядах кодов. На первом такте из регистров сдвига множимого подаются млаДшие разряды множимого и множителя. В этом же такте на шину управления 11 подается единичный сигнал, который на первЪм такте открывает элемент И 2, на втором такте - элемент И 3, и т. д., а на седьйом такте - элемент ИВ, так как на шину управления И, начиная со вторОгр такта,подается нулевой сигнал. В результате таКтов дробйая часть кода множителя запись1вается в статический регистр 10. Пусть множимое равняется -0,101 ЮПХ . а множитель -0,1100101 ( Тогда ИЗ регистра сдвига, множимого 26 подается дополнительный йод 1,010010, а из регистра сдвига множителя 1 - дополнительный код 0,1100101. ; На первой; такте на выходе элемента И 2 будет единичный.сигнал, который запишется в первый триггер (п-Л)-разрядного регистра 10. На выхоДе элемента-ИЛИ 30 будет нулевой Сиги а л йз-за наличия нулевого сигнала на выходе элемента задержки 28. В результате на выходе элемента И 19 будет единичный сигнал, который через цепочку одноразрядных сумматоров -20, 23, j25, 41 fl 40 прохОдйт на выходную шйну 42 устройства, так как на выходах элементов И 13; 18, 35, 37 и 43 будут нулевые сигналы. На вторрм такте на выходе элемента И 3 будетиулеврй сигнал, который записывается 30 второй триггер (п - 1)-разрядного регйстра 10. В первом разряде регистра 12 записывается единица. В результате на выходе элемента И 19 получаем произведения первого разряда множителя на второй разряд множимого (нулевой сигнал), а на вы ходе элемента И 13 произведение второго разряда м|1ожителя на первый разряд множимого (нулевой сигнал). Далее на выходе сумматора 20 имеем единичный сигнал, который через цепочку сумматоров 23, 25, 41 и 40 проходит на выход 42 устройства. Далее устройство работает аналогично. На седьмом такте от Выхода последнего разряда (и - 2)-разрядного распределителя 9 включается элемент И 43 округления. При этом на выходе сумматора 36 имеем нулевой сигнал, так как на выходах элементов И 35, И 37 имеем нулевые сигналы из-за наличия нулевого сигнала на выходе элемента задержки 28, и в сумматорах 40 и 42 перенос равняется нулю. В результате если на седьмом такте, на выходе сумматора 25 имеем единичный сигнал, то он запомйнается в сумматоре 41 в виде единичного переноса. Начиная с восьмого такта, элемент И 43 округления выдает cortst О, и с выхода 42 устройства снимаем значащие разряды умножения. На восьмом такте на выходе элемента задержки 28 будет единичнь1Й сигнал. В результате из-за наличия единицы в знаковом: разряде множимого элемент ИЛИ 31 вы-, дает const 1; На пятнадцатом такте устройство выдает знак умножения, и на этом работа устройства заканчивается.. Для рассмотренного примера устройство с восьмого по пятнадцатый такт выдает результат умножения в дополнительном коде 1,01 ПТЮО () При наличии в знаковом разряде множителя единицы, начиная с восьмого такта, .элемент ИЛИ 34 выдает 1. В результате наэтом такте от элемента И 35 на вход сумматора 36 подается единица. на другой вход которого из регистра 12 через элемент задержки 39 и элементы НЕ 38 и И 37 подается Обратный код множимого. Таки№ образом, устройство осуществляет умножение последовательных дополнительНЫХ Г1-ра:зряднЫХ двоичных кодов на 2п- 1 тактов. Изобретение позволяет повысить быст-; родействие устройства для умножения последовательных и-разрядных двоичных кодов на п. тактов. Формула изобретения Устройство для умножения последовательных п-разрядныхдвоичных кодов, сддержащее регистр сдвига множимого, регистр ,j сдвига множителя, выход которого соединен со входами (п I) элементов И первой группы, (п--2)-разрядный распределитель.

690478 каждый 5 -и разряд которого соединен через (I + 1)-й элемент И первой группы со входом (Ч- 1)-го разряда (п - 1)-разрядного регистра, первый разряд которого через перрыЙ элемент И первой группы подключен К шине управления, которая соединена со входом (п- 2)-разрядного распределителя, (п- 2)-разрядный сдвиговый регистр, выход {-го разряда (п - I)-разрядного регистра я выход (} - f)-ro разряда (и -2)-paзpяд нoгo сдвигового регистра соединены со входами i -го элемента И, (п - 1) элементов И второй группы, а выход первого разряда (ч- 1)-разрядного регистра и вход (п -2)разрядного сдвигового регистра подключены цо входам первого элемента И второй группы, причем выходы (2к- 1)-го и й(-го элементов, --- -- .. И второй группы (к 1, 2, ..., ) соединены со входами к-го- одноразрядного сумматора первой группы, выходы (2q- )го и одноразрядных сумматоров первой группы (j I, 2, ..., ) соединены со входами -го одноразрядного сумматора второй группы, выходы последнего одноразрядного сумматора первой группы и последнего элемента И второй группы соединены со входами последнего одноразрядного суммаТора второй , выходы одноразрядНых сумматоров (j- 1)-й группы () 1, 2, ..., logan) соединены со входами одноразрядного сумматоре f-й группы, отличающееся JGM, что, с целью повышения быстродействия, в. него, введены дополнительные элемен;ты ИЛИ, И, НЕ, задержки и дополнительные одноразрядные сумматоры, выход регйстра сдвига множимого соединен с одним из входов первого элемента И, другой вход которого через первый элемент задержки подключен к выходу (п -2)-разрядного распределителя, а выход - к одному из входов ;первого элемента ИЛИ, другой вход которо;го соединен с выходом второго элемента ИЛИ, вход которого соединен G выходом первого э.аемента ИЛИ, а выход - с одним из входов третьего элемента ИЛИ, другой вход которого подключен к Выходу регистра сдвига множимого, а выход - к входу (п 2) -разрядного сдвигового регистра, выход регистра сдвига множителя соединен с одним из входов второго элемента И, другой вход которого подключен к выходу перJBorb элемента задержки, а выход - к одному из входов четвертого элемеета ИЛИ, Другой вход которого соединен с выходом пятого элементу ИЛИ, вход которого соедийен с выходом четвёртого элемента ИЛИ, а выход - с одним из, входов третьего элемента И, другой вход которого подключен к выходу первого элемента задержки, а выход - к одному из входов первого дополнительного одноразрядного сумматфа, дру гой вход которого соединен с выходом четвертого элемента И,один из входов которого. соединен с выходом пятого элемента ИЛИ, a другой вход - с выходом элемеета НЕ, вход которого через второй элемент задержки подключен к выходу (п - разрядного сдвигового регистра, выход первого дополнительного одноразрядного сумматора соединен с одним из входов второго дополнительного одноразрядного сумматора, другой вход которого соединен с выходом третьего дополнительного одноразрядного сумматора, а выход подключен к выходной шине устройства, один из входов третьего дополийтельного одноразрядного сумматора соединен с вь ходом одноразрядного сумматора j-й группы, другой вход - с выходом пятого элемента И, один из входов которого подключей к выходу последнего разряда ( -2) разрядного распределителя, а другой вход - к выходу одноразрядного сумматора j -и группы. Источники информации, принятые во внимание при экспертизе 1.Заявка № 1994659/24, кл. G 06 F 7/39, 07.02.74, по которой принято решение о выдаче авторского свидетельства. 2.Певцов Д. В. и др. Элементарные вычислительные операции в однородных средах с независимой настройкой. Сб. «Вопросы кибернетики. Однородные микроэлектронные структуры. М., «Советское радио. 1973, с. 88, рис. 4.