Устройство для распределения заданий процессорам Советский патент 1978 года по МПК G06F9/00 

Изобретение отвдсигся к вычислительной технике и может найти применение в многопроцессорных системах для распре деления нагрузки между процессорами. Известны устройства для управления очередностью запуска программ, содержащие элементы И, триггеры очередности, распределители импульсов, выполняющие функции выбора очередной програм мы fl. Недостатком этих устройств является низкое быстродействие, обусловленное по следовательным опросом триггеров очередности. Наиболее близким по техническому решению является устройство управления обменом, содержащее регистр готовности процессоров, группа вь1ходов которого подключена к первой группе входов узла управления, а первая группа входов - к первой группе входов устройства, вторая группа входов которого соединена со второй группой входов узла управления, соединенного первым входом с выходом элемента ИЛИ 2} Недостаток этого устройства состоит в низком быстродействии, что является результатом последовательной организации процесса поиска готовых к або ентов. Кроме того, устройство имеет ограниченные функциональные возможности, проявляющиеся в отсутствии возможности организации обмена одновременно, между несколькими устройствами, например процессорами. Цель изобретения - повышение быстродействия устройства. Это достигается тем, что в устройство введены регистр сдвига, гругша выходов которого подключена к соответствующим входам элемента ИЛИ и первым входам соответствующих групп элементов И, выходы ка;кдой группы элементов И подключены к соответствующему выходу устройства и входам соответствующего дополнительного элемента ИЛИ, первая грул- па входов регистра сдвига с.-оедииена со .второй группой входов устройств;, вхоп кода номера задания которого подключен ко вторым входам групп элек)оитов И, третьи входы которых соединены с соответствующим выходом из группы выходов регистра готовности процессоров, выходы дополнительных элементов ИЛИ подключены к соответствующим входам из второй группы входов регистра готовности процессоров и регистра сдвига, первый и второй управляющие входы которого под« ключены соответственно к первому и вто рому выходам узла управления. На чертеже представлена структурная схема устройства. Оно содержит узел 1 управления,ре2 готовности процессоров, элемент или 3, регистр 4 сдвига, группы элемен тов И 5, дополнительные элементы ИЛИ 6, процессоры 7, группы входов 8 и 9 и выход 10 устройства Устройство работает слещасщим обра зом. По входам 8 в узел 1 управления поступает код числа необходимых для выполнения процессоров, вырабатываемый в системе планирования вычисле- miflc Узел 1 управления сравшшает пот ребное число процессоров с количеством свободных процессоров, данные о готовности которых хранятсяв регистре 2, Если число свободных процессоров мень- ше количества потребных, узел 1 управления выдает на выход 10 устройства сигнал отказа, уведомляющий о невозмож ности выполнения задшпш Если число свободных процессоров не меньше, чем требуется для выполнения задания, узел 1управления выдает первому выходу сиг нал записи кода на.входе 8 в регистр.4сдвига. Предположим, что потребное количест во процессоров отра кается в коде па вхо де 8 количеством единиц, в соответствую щих разрядах. Соответственно по входу 9 на группы элементов И поступает код номера задания, которое долкшы отрабатывать выбранные процессоры. После записи кода в регистр 4 сдвига на выходах некоторых групп элементов И 5 появятся сигналы кода номера задания, причем номер группы определяется совпадением од ноименных еди1П1Чных разрядов в регистр 2и регистре 4 сдвига, С выхода каждой группы элементов И 5 .номер задания вы дается в соответствующий процессор 7 и через элемент ИЛИ 6 обнуляет соответствующие разряды регистра 2 и регистра 4 сдвига, ЕСЛИ при этом в регистре 4 сдвига Остались единичные разряды, о чем сиг 6 4 нализирует сигнал на выходе элемента ИЛИ 3, то узел 1 управления выдает в егистр 4 сдвига импульсы продвижения до тех пор, пока регистр сдвига сигналами с элементов ИЛИ 6 не будет полностью обнулен. При полном обнулении регистра 4:сдвига сигнал с первого выхода уала 1 управления снимается, что означает, что задание распределено среди свободных процессоров. Таким образом, устройство обеспечивает выбор заданного числа свободных процессоров путем одновременного их назначения, за счет чего и повыщается быстродействие устройства. Формула изобретения Устройство для распределения заданий процессорам, содержащее решстр готовности процессоров, группа выходов которого подключена к первой группе входов узла управления, а первая группа входов - к первой группе входов устройства, вторая группа входов которого соединена со второй группой входов узла управления, соединенного первым входом с выходом элемента ИЛИ, отличаю - ,щ е е с я тем, что с целью повышения быстродействия, в устройство введены регистр сдвига, группа выходов которого подключена к соответствующим входам элемента ИЛИ и первым входам соответствующих групп элементов И, выходы каждой группы элементов И подключены к соответствующему выходу устройства и входам соответствующего дополнительного элемента ИЛИ, первая группа входов регистра сдвига соединена со второй группой входов устройства, вход кода номера задания которого подключен ко вторым входам групп элементов И, третьи входы которых соединены с соответствующим выходом из группы выходов регистра готовности процессоров, выходы дополнительных элементов ИЛИ подключены к соответствующим входам из второй группы входов регистра готовности процессоров и регистра сдвига, первый и второй управляющие входы которого подключены соответственно к первому и второму выходам узла управления. Источники информашш, принятые во внимание при экспертизе: 1.Авторское свидетельство СССР М 468240, кл. q 06 Р 9/ОО, 1972. 2,Авторское свидетельство СССР No 474006, кл. Q 06 F 9/ОО, 1970.