Вычислительное устройство для определения соотношений между частотными сигналами Советский патент 1978 года по МПК G06G7/12 

1

Изобретение относится к области вычислительной техники и может быть использовано в системах фазовой автоподстройкн частоты (ФАПЧ) в фазовых системах управления электроприводами, в частности в регуляторах скорости и соотношения скоростей.

Известны вычислительные устройства для определения соотношений, в частности разностн частотных сигналов 1, содержащие триггеры, коммутаторы, интеграторы, формирователи сигналов и логические элементы.

Недостатком известных устройств является относительно узкий класс решаемых задач.

Наиболее близким техническим решением к данному изобретению является вычислительное устройство для определения соотношений между частотными сигналами 2, содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интегратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый

ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного

вторым входом к выходу формирователя сигналов, вход первого ключа соединен с входом выпрямителя н с выходом интегратора со сбросом, а его выход подключен к входу нервого фиксатора нулевого порядка, выход которого является первым выходом Зстройства, входы преобразователя частоты в нанряжение н счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен с входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера.

Недостатком прототипа является ограниченные функциональные возможности, так как он дает лишь информацию о разностной частоте (первой разности) входных частотно-импульсных последовательностей (ЧИП)

АГ /зад-/ос,(1)

где /зад - частота задающей ЧИП;

/ос - частота ЧИП обратной связи. Этой информации явно недостаточно для получения высоких статических и динами3

ческих показателей в фазовых системах при использовании прототипа в качестве входного узла.

С другой стороны известно, что введение в закон регулирования фазовых систем интегральной составляющей от ошибки но частоте

t

2irj Affif S,(2)

о

где Дф - фазовый сдвиг между входными ЧИП (например, при ), пропорциональный ошибке но пути 5 для случая фазового электропривода;

дифференциальной составляюш,ей от ошибки по частоте

Д/-Дср ,

(3) dt

где для случая фазового электропривода производная от разностной частоты соответствует ошибке по ускорению привода а, суш,ественно повышает их статические и динамические характеристики соответственно.

Целью изобретения, является расширение функциональных возможностей известного устройства за счет определения производной и интеграла разностной частоты.

Поставленная цель достигается тем, что устройство содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим входами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом - с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор - к выходу первого фиксатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержки подсоединен к управляющему входу первого ключа, информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора.

Такое устройство имеет более широкие функциональные возможности за счет получения дополнительной информации о разностной частоте входных ЧИП.

Па фиг. 1 изображена схема устройства; на фиг. 2 - временные диаграммы, поясняющие работу устройства.

Устройство содержит основной триггер 1, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора 2, интегратор 3 со сбросом, управляющий вход ключа 4 сброса которого подсоединен через блок 5 задержки к выходу формирователя 6 сигналов, счетный триггер 7, второй коммутатор 8, преобразователь 9 частоты в напряжение, подсоединенный к квадратору 10 через первый коммутатор 2, первый фиксатор И нулевого порядка, первый ключ 12, элемент И 13 и последовательно соединенные выпрямитель

14, пороговый элемент 15 и элемент ПЕ 16, выход которого соединен с первым входом элемента И 13, подключенного вторым входом и выходом соответственно к выходу формирователя 6 сигналов и к управляющему входу ключа 12 через блок 17 задержки, вход этого ключа соединен со входом выпрямителя 14 и с выходом интегратора 3, а его выход подключен ко входу фиксатора 11, входы преобразователя 9

частоты в напряжение, счетного триггера 7 и дополнительного блока 18 задержки соединены с одннм из входов устройства, а их выходы подключены соответственно к свободным входам порогового элемента 15 и к

управляющим входам коммутатора 8, к управляющему входу ключа 19 сброса. Информационный вход коммутатора 8 подключен к выходу первого коммутатора 2 через квадратор 10, а выход - ко входу интегратора 3, вход формирователя 6 сигналов подсоединен к выходу счетного триггера 7, вход дополнительного интегратора 20 со сбросом соединен с информационным выходом коммутатора 2, а выход - с фиксатором 21 нулевого порядка через второй ключ 22, причем управляющий вход ключа 22 подключен ко входу устройства. Входы сумматора 23 подключены через инвертор 24 к выходу фиксатора 11 нулевого уровня порядка и к выходу интегратора 3 со сбросом, а выход - к третьему фиксатору 25 нулевого порядка через третий ключ 26, управляющий вход которого подсоединен к выходу элемента И 13 и входу блока задержки 17.

Коммутатор 2 или 8 состоит, например, из двух цепей, работающих поочередно, причем, если первая цепь - инвертор 27 и ключ 28 перемены знака, то вторая -

ключ 29 перемены знака.

Устройство работает следующим образом.

Па преобразователь 9, один из входов

триггера 1, на вход триггера 7 со счетным

входом и дополнительный блок 18 задержки подается задающая ЧИП /зад по фиг. 2а, а на другой вход триггера 1 подается ЧИП обратной связи foe по фиг. 26. При этом на выходах основного триггера 1 получаем сигналы по фиг. 2в и 2г. Эти сигналы поступают к управляющим входам первого коммутатора 2. Выходной сигнал преобразователя 9 U, K,f, поступает через коммутатор 2 на входы квадратора 10 и дополнительного интегратора 20. При этом сигнал Uz на выходе коммутатора 2 имеет вид по фиг. 2д. На выходе дополнительного интегратора 20 получим сигнал по фиг. 2 ив связи с периодическим замыканием ключа 19 сброса от импульсов, задержанных относительно задающей ЧИП /зад на время TO и поступающих на его управляющий вход из дополнительного блока 18 задержки, причем конечное значение интеграла в конце каждого периода Гзад 1//зад Т .я,. .-., ha, f3.,dt f/20A| Г„-4Г,/ зад.K,f,: -(Пад-24Г,), где 20 - постоянная интегрирования дополнительного интегратора 20 со сбросом (для простоты на рассматриваемом интервале считаем /зад постоянной величиной). На фиг. 2д начальный сдвиг по фазе между входными ЧИП где АГ - этот же сдвиг между ЧИП во времени. С учетом (6) f/20K по (5) принимает в общем случае вид К. ..-. .(тг- ср), где Аф - наблюдаемая часть фазового сдвига (). В момент кратковременного замыкания второго ключа 22, работающего от импульсов /зад, поступающих на его управляющий вход со входа устройства, сигналы С/2ок передаются на второй фиксатор 21 нулевого порядка, причем на его выходе мы получаем напряжение Uz по фиг. 2к (f/2i С/2ок). Сигнал f/2, пройдя через квадратор 10 без искажений формы, имеет амплитуду ,,„./г1/ и поступает на сигнальный вход второго коммутатора 8, на управляющие входы которого подаются сигналы по фиг. 2е, 2ж с выходов счетного триггера 7. В связи с этим сигнал на выходе второго коммутатора f/8 имеет вид по рис. 2л. Сигнал С/8 пост пает на вход интегратора 3 со сбросом и на выходе последнего преобразуется к виду UZK. показанному на фиг. 2м, в связи с периодическим замыканием ключа 4 сброса, на управляющий вход которого с блока 5 задержки поступают импульсы с задержкой Т2 относительно задающей ЧИП (см. фиг. 2а, 2з). РЪвестно, что начальный сдвиг по фиг. 2д ДГ, - (Пад - Т-ос) А/Гзад Пс, (9) где А/ /зад-foe - разностная частота. Определим конечное значение интеграла f/sK на выходе интегратора 3 в момент поступления каждого нечетного импульса из задающей ЧИП (при периодичности интервалов интегрирования 27зад) с учетом фиг. 2л. т) -АГ. / . 2 -зад- постоянная интегрирования интегратора 3. С учетом (8) и (10) fflO-Kg f Af. в момент кратковременного замыкания ключа 12 от импульсов, поступающих на его управляющий вход с блока задержки 17 с задержкой TI () относительно задающей ЧИП (см. фиг. 2а. 2з), сигналы USK передаются на фиксатор И, причем на его выходе мы получим напряжение f/n по фиг. 2н. Область применения устройства - малое рассогласование частот входных сигналов, т. е. отнощение частот входных сигналов5С - .1 -ос в связи с этим сигнал U,,UsKСигнал и и (1). соответствующий (f), пройдя через инвертор 24, поступает с противоположным знаком вместе с текущим сигналом UZK на вход сумматора 23 и в момент поступления очередного нечетного импульса задающей ЧИП формирователь 6 сигналов формирует импульсы (см. фиг. 2з), которые через элемент И 13 при отсутствии

«запрета поступают на управляющий вход ключа 26, т. е. на фиксатор 25 нулевого порядка передается сигнал

U,,(i+l)(i+)U,,(i)

(+1)-Д/(01-АоД7, (14)

где А /-вторая разность частот входных ЧИП.

Для рассматриваемого соотношения входных ЧИП (при А/ const) сигнал будет иметь вид по фиг. 2о.

Необходимо отметить, что в случае фазово го сдвига, превышающего 2я, т. е. в зоне

Аф 2я/С (, 1, 2, ...), возможны кратковременные всплески производных Аф и Аф, которые могут исказить работу устройства (см. пунктирные линии на фиг. 2л-2о). Для ликвидации этого отрицательного явления предусмотрен контроль за уровнем конечного значения интеграла UZK (цепочка: выпрямитель 14, пороговый элемент 15, элемент НЕ 16), причем сигнал оп, подаваемый с выхода преобразователя 9 на свободный вход порогового элемента 15, пропорционален частоте. В связи с этим задается варьируемый допустимый уровень ошибки А/ в зависимости от текущего значения /зад, т. е. относительное значение А/

ошибки

ДЛЯ обеспечения надежной

А:

работы устройства в широком диапазоне

частоты /задПри на выходе порогового элемента 15 формируется сигнал «1, который, проходя через элемент НЕ, преобразуется в сигнал «О, поступающий на первый вход элемента И и блокирующий (запрещающий) прохождение импульсов с выхода формирователя сигналов 6 на ключи 12, 26.

Таким образом по (7), (13), (14) видно, что на выходах фиксаторов 21, 11 и 25 мы получаем сигналы, пропорциональные интегральной составляющей от АД А/ и дифференциалу от Af соответственно, причем получение сигналов по (7) и (14) дает дополнительную по сравнению с основным устройством информацию о изменении разностной частоты, существенно расщиряя его функциональные возможности, а следовательно, и область применения.

Применение вычислительного устройства для определения соотнощений между частотными сигналами в качестве входного узла различных фазовых систем регулирования позволяет расщирить область втягивания их в синхронизм и удержание в синхронизме при различных внешних возм одениях, а следовательно, расщирить область применения фазовых систем, например, систем регулирования электропривода за счет оперативной выдачи информации об ощибках по пути, скорости и ускорению от одного датчика на валу привода, если информация о характере вращения вала выдается в виде частотного сигнала.

Формула изобретения

Вычислительное устройство для определения соотношений между частотными сигналами, содержащее триггер, установочные

входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интегратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов, вход первого ключа

соединен со входом выпрямителя и с выходом интегратора со сбросом, а его выход подключен ко входу первого фиксатора нулевого порядка, выход которого является первым выходом устройства, входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен со

входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера, отличающееся тем, что, с целью расщирения функциональных возможностей устройства за счет определения производной и интеграла разностной частоты, оно содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим выходами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом - с выходом первого дополнительного блока задержки,

подсоединенного входом ко входу устройства п к управляющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор - к выходу первого фиксатора пулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержки

9

подсоединен к управляющему входу первого ключа информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора.

10

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР № 377799, кл. G 06G 7/14, 1972.

2.Заявка № 2166191, кл. G 06G 7/14, 1975, по которой принято полол ительное решение о выдаче авторского свидетельства.

S

X

-aT z/iTj

(A

У/////Л

r

%л

i.H

« гг

л Mff

2

222/:2

/,J

«-f;,

«J,

%|

.

22

22

V/////A V/////,

V/////.

x

x J

I Л