Устройство для деления двоичных чисел Советский патент 1979 года по МПК G06F7/39 

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

дешифратора нуля, выход которого соединен с первым входом бпока регистрации нупя и единицы, второй вход которого соединен с выходом старшего разряда регистра депитепя, пятый выход бпока управления соединен со вторым входом эпемента ИЛИ, выход которого соединен со вторым управляющим входом регистра частного.

Сущность изобретения заключается в предварительном сдвиге делителя влево до тех пор, пока в старшем разряде регистра депитепя не будет зйписана единица, запоминания в счетчике количества разрядов, на которое сдвину делитель, и в последующем сдвиге на это Количество разрядов содержимого регистра частного. Время, необходимое Дпйсдвига делимого и делителя, равно произведению удвоенного числа старших нулевых разрядов делителя, то есть 2бс К,на время сдвига одного разряда.

Известно, 4To2 og2K KnpH К 2, то есть при сдвиге делителя получается выигрыш во времени по сравнению с вычитанием делителя.

На чертеже представлена структурная схема устройства.

Устройство содержит: первый бпок управления 1, сумматор 2, регистр делимого 3, регистр делителя 4, регистр частного 5, элемент ИЛИ 6, блок 7 регистрации нуля и единицы дешифратор нупя 8, реверсивньтй счетчик 9.

Принцип работы устройства закпгочается в следующем.

До начала операции деления делимое записывается в регистр 3 делимого, делитель - в регистр 4 делителя. Счетчик 9 устанавгатается в нуль. Если в старшем разряде регистра 4 делителя записан иупь, то на вход цепи сдвига регистра 4 делителя с первого сдвигового выхода блока 7 управления .поступают импульсы, сдвигающие влево содержимое регистра 4 делителя до -тех пор,. пока в его старшем разряде не появится единица, что фиксируется бпоком 7 управления по входу регистрации единицы.

Процесс депения производится по алгоритму, согласно .которому депимое сравнивается с далитепем; если оно больше-- то старший разряд частного единиц.о, если меньше - то нупь. В зависимости от исхода сравненвя формируется первый остаток, который рав&й либо рэзности делимого и депитеяя

(если делимое больше делителя), либо самому делимому (если оно меньше). Далее остаток удваивается, сравнивается с делителем, формируется вторая цифра частного и т. д.

Сравнение детамого со сдвинутым делителем производится в сумматоре например путем добавления к лепимому дополнитепьного кода депитепя, который получают обращением разрядов регистра 4 депителя (при поступлении управпяюш;его сигнапа обращения кода с блоком 1 управления) и добавлением единицы на вход переноса младшего раэряда сумматора 2 (единица поступает от бпока 1 управпения по цепи подачи единицы). Результатом сравнения являеся наличие или отсутствие единицы на выходе переноса старшего разряда сумматора 2, которая фиксируется блоком 1 управпения ( по входу регистрации единицы переноса). При напичии единицы переноса (делимое больше делителя) разность между делимым и делителем поступает по управляющему сигналу выдачи суммы .блока 1 управления в регистр 3 делимого, бпок 1 управпения формирует единицу старшего разряда частного, которая записьшается в младший разряд регистра 5 частного по цеп выдачи цифр частного.

При отсутствии единицы переноса (делимое меньше делителя) само депимое поступает в регистр 3 делимого, в младший разряд регистра 5 частнго записывается нупь.

Удвоение первого остатка, записанного в регистре 3 делимого, производится подачей импульса сдвига по первому сдвиговому выходу блоком 1 управпения. Одновременно импульс сдвига подается по второму сдвиговому выходу бпока 1 управпения на цепь сдвига регистра 5 частного. Дапее производится формирование следующей цифры частного.

После, получения требуемого чиспа цифр частного подаются импульсы со второго сдвигового выхода блока 7 управления на цепь сдвига частного чер элемент 6 ИЛИ и -на вход вычитания счетчика 9. При обнулении счетчика 9 дешифратор 8 нуля выдает сигнал прерьвания импульсов. Таким образом, частное сдвигается влево на такое же койичество разрядов, на какое первоначально был сдвинут делитель. Эффективность изобретения заключается в повышении быстродейств .я устройстьа за счет сдвига делителя влево до тех пор, пока в старшем разряде регистра делителя не будет записа на единица. Уменьшение времени получения частного по сравнению с известным устройством происходит вследствие того, что при получении первой цифры частного в известном устройстве депитепь необходи мо вычитать из делимого до получения отрицательного остатка. Время вычитания находится в прямо пропорциональной зависимости от величи ны превышения делимого над делителем время же, необходимое для сдвига депитепя, находится в логарифмической зависимости от величины превышенная. Отсюда видно, что время,необходимое для сдвига, будет меньше времени вычитания делителя из делимого в известном устройстве. Формула изобретения Устройство для деления двоичных чис содержащее регистр делимого регистр делителя, регистр частного, сумматор, блок управления, первый выход которого соединен с управляющим входом регистр делимого, информационный- вход которого соединен с выходом сумматора, выход регистра делимого соединен с первым информационным входом сумматора, второй информационный вход которого соеди нен с выходом регистра делителя, управляющий вход сумматора соединен со вторым выходом блока управления, третий выход которого соединен с первым управляющим входом регистра делителя, выход переноса старшего разряда сумматора соединен со входом блока управления, четвертый выход которого соединен с первый управл51ющим входом регистра частного, отличающееся тем, что, с целью повьпиения быстродействия,в устройствоВведены элемент, ИЛИ, дешифратор нуля, реверсивный счетчик, блок регистрации нуля и единицы, первый выход которого соединён со вторым входом регистра делителя и суммируюш.им входом реверсивного счетчика, второй выход блока регистрации нуля и единицы управления соедиг ен с первым входом элемента ИЛИ и вычитающим входом реверсивного счетчика, третий выход блока регистрации нуля и единицы соединен с установочным входом peiwpсивного счетчика, выходы которого соединены со входами дешифратора нуля, вьтход которого соединен с первым входом блока регистрации нуля и единицы, второй вход которого соединен с выходом старшего разряда регистра делителя, пятый выход блока управления соединен со вторым входом элёмента ИЛИ, выход которого соединен со вторым управляющим входом регистра частного. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР №424147, кп. G 06 F 7/52, 1974, 2.Карцев ; М. А. Арифметика цифровых машин, изд. Наука, 1969, с. 492.