Устройство для деления Советский патент 1993 года по МПК G06F7/52 

00

о со

со

Изобретение относится к области вычислительной техники и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Цель изобретения - сокращение количества оборудования.

На фиг. 1 приведена структурная схема предлагаемого устройства для деления; на фиг. 2 - функциональная схема второго ком- мутатора; на фиг. 3 - функциональная схема третьего коммутатора; на фиг. 4 - функциональная схема четвертого коммутатора; на фиг. 5 - функциональная схема блока микропрограммного управления; на фиг. 6 - микропрограмма работы устройства.

Предлагаемое устройство для деления содержит регистр 1 делимого, регистр 2 делителя, сумматор 3 частного, блок 4 деления усеченных чисел, блок 5 умножения, вычис- литель 6, сумматор 7, коммутаторы 8-11 с первого по четвертый соответственно, элемент ИЛ И-НЕ 12, регистр 13 цифр частного, блок 14 микропрограммного управления, входы 15 и 16 данных и синхронизации уст- ройства соответственно, выход 17 частного устройства, выход 18 регистра 1, выход 19 регистра 2, выход 20 старших разрядов регистра 2, выход 21 четвертого коммутатора 11, выход 22 второго коммутатора 9, выход 23 третьего коммутатора 10, выход 24 блока 4 деления усеченных чисел, выход 25 регистра 13 цифр частного, выходы 26 и 27 первой и второй групп блока 5 умножения соответственно, выходы 28 и 29 разности и заема вычитателя б соответственно, выходы 30 и 31 старших разрядов разности и заема вычитателя 6 соответственно, выход 32 сумматора 7, выход 33 старших разрядов сумматора 7, выход 34 элемента ИЛИ-НЕ 12, выход 35 первого коммутатора 8, выход 36 старших разрядов делимого входа 15 данных устройства, выход 37 старших разрядов делителя входа 15 данных устройства, выходы 38-41 блока 14 микропрограммно- го управления с первого по четвертый соответственно.

Вход 15 данных устройства соединен с первым информационным входом первого коммутатора 8, выход 35 которого соединен с информационным входом регистра 1 делимого, выход 18 которого соединен с входом уменьшаемого вычислителя 6, входы вычитаемого первой и второй групп которого соединены с выходами первой 26 и второй 27 групп блока 5 умножения соответственно, первый информационный вход блока 5 умножения соединен с выходом 19 регистра 2 делителя, информационный вход которого соединен с входом 15 данных устройства,

выходы 28, 29 разности и заема вычитателя 6 соединены с первым и вторым информационными входами сумматора 7 соответст1 венно, выход 32 сумматора 7 соединен с вторым информационным входом первого коммутатора 8, выход 31 старших разрядов заема вычитателя 6 соединен с информационным входом второго коммутатора 9, выход 22 которого соединен с входами делимого первой группы блока 4 деления усеченных чисел, выход делимого первой группы блока 4 деления усеченных чисел, выход 30 старших разрядов разности вычитателя 6 соединен с первым информационным входом третьего коммутатора 10, выход 36 старших разрядов делимого входа 15 данных устройства соединен с вторым информационным входом третьего коммутатора 10, выход 23 которого соединен с входами делимого второй группы блока 4 деления усеченных чисел, выход 37 старших разрядов делителя входа 15 данных устройства соединен с первым информационным входом четвертого коммутатора 11, выход 20 старших разрядов регистра 2 делителя соединен с вторым информационным входом четвертого коммутатора 11 , выход 21 которого соединен с входом делителя блока 4 деления усеченных чисел, выход которого соединен с информационным входом регистра 13 цифр частного, выход 33 старших разрядов сумматора 7 и первый управляющий вход первого коммутатора 8 соединен с входами элемента ИЛИ-НЕ 12, выход 34 элемента ИЛИ-НЕ 12 соединен с входом установки в нуль регистра 13 цифр частного, выход 25 которого соединен с вторым информационным входом блока 5 умножения и с входом младших разрядов сумматора 3 частного, выход которого является выходом 17 частного устройства, синхровходы регистра 1 делимого, регистра 2 делителя, сумматора 3 частного, регистра 13 цифр частотного и блока 14 микропрограммного управления соединены с входом 16 синхронизации устройства, первый выход 38 блока 14 микропрограммного управления соединен с первым и управляющими входами первого 8, третьего 10 и четвертого 11 коммутаторов, с входом разрешения записи регистра 2 делителя и с входом установки в нуль сумматора 3 частотного, второй выход 39 блока 14 микропрограммного управления соединен с вторыми управляющими входами первого 8, третьего 10 и четвертого 11 коммутаторов, с управляющим входом второго коммутатора 9 и с входом разрешения записи сумматора 3 частного, третий выход 40 блока 14 микропрограммного управления соединен с входом разрешения

Записи регистра 1 делимого и с входом разрешения записи регистра 13 цифр частного, Четвертый выход 41 блока 14 микропрограммного управления является выходом сигнализации окончания деления устройст- da.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков Предлагаемого устройства для деления.

Регистры 1,2 делимого и делителя пред- Назначены для хранения двоичных кодов Делимого (остатков) и делителя соответственно.

Регистр 1 делимого (п + 1)-разрядный, из которых один разряд расположен слева от запятой, а остальные - справа от запятой.

Регистр 2 делителя содержит п разрядов, которые все расположены справа от запятой.

В первом такте работы устройства в эти регистры загружаются n-разрядные двоичные коды дробных частей делимого и делителя, которые являются правильными положительными дробями, причем дробная чисть делимого загружается в п разрядов регистра 1, расположенных справа отзапя- тЬй, с одновременной записью нуля в разряд, расположенный слева от запятой.

Предполагается, что все регистры уст- рЬйства реализованы на двухтактных синх- рунных DV-триггерах. Запись информации в|регистры производится по синхроимпуль- с при наличии разрешающего потенциала на их V-входах.

: Сумматор 3 частного предназначен для хранения частного. Он также участвует при выполнении операции деления в процессе формирования правильного значения част- н эго. В первом такте работы устройства сумматор 3 обнуляется путем подачи им- пульса с входа 15 синхронизации устройст- в.) на его синхровход и разрешающего потенциала с первого выхода 38 блока 14 микропрограммного управления на вход разрешения установки в нуль сумматора 3 ч« стного. Во всех других тактах работы устройства в сумматоре 3 частного накаплива- е--ся значение частного. Для этого к значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому на k -1 разрядов влево (в сторо- н$ старших разрядов), прибавляется значе- ние к цифр частного, сформированных на вфходе 25 регистра 13 цифр частного в теку- щ|ем такте (старшая из к очередных цифр чфтного является корректирующей для ча- ciJHoro, сформированного к данному моменту в сумматоре 3 частного). Запись результата этого суммирования в сумматор 3 осуществляется по синхроимпульсу при

наличии разрешающего потенциала на его входе разрешения записи, который соединен с вторым выходом 39 блока 14 микропрограммного управления. После завершения деления образованное в сумматоре 3 частное поступает на выход 17 частного устройства. Как и в устройстве-прототипе, сумматор 3 частного может быть реализован на комбинационном сумматоре и регистре.

Формирование k цифр частного в каждом такте работы устройства производится путем деления значения старших разрядов остатка на значение старших разрядов делителя, увеличенное на единицу младшего разряда. Увеличение значения старших разрядов делителя на единицу младшего разряда устраняет возможность получения в устройстве k частного с избытком. Пусть делимое X и делитель Y - нормализованные двоичные дроби, т.е. 1/2 X; Y 1 .Тогда в блоке 4 деления усеченных чисел производится деление значения старших (k + 3) разрядов неприведенного остатка, поступающего на входы делимого первой и второй групп блока 4 деления усеченных чисел с выходов 22 и 23 второго и третьего коммутаторов соответственно, на значение старших (k + 2) разрядов делителя, поступающее на входы делителя блока 4 деления усеченных чисел с выхода 21 четвертого коммутатора, увеличенное на единицу младшего разряда (увеличение на единицу осуществляется в блоке 4). При этом значение k-разрядного частного, получаемого на выходах 24 блока 4 может быть либо равно значению старших k разрядов частного, получаемого на выходах 24 блока 4 может быть либо равно значению старших k разрядов частного, получаемого при делении п- разрядных чисел, либо меньше его на единицу младшего разряда с весом 2-(k - 1). Предполагается, что блок 4 деления усеченным чисел реализован в виде однотактной делительной матрицы, выполняющей деление (k + 3)-pa3pflflHoro делимого, представленного в двухрядном коде, на (k + 2)-разрядный делитель по методу без восстановления остатка и без приведения переносов в остатках.

В блоке 5 умножения осуществляется перемножение k-разрядного частного, сформированного на выходе 25 регистра 13 цифр частного и поступающего на второй информационный вход блока 5 умножения и п4разрядного делителя, хранимого в регистре 2 делителя и поступающего на первый информационный вход блока 5 умножения с выхода 19 регистра 2 делителя. На выходах 26, 27 первой и второй групп блока 5 умножения образуется произведение в двухрядном коде (в виде двух чисел). Блок 5 умножения комбинационного типа и может быть разработан хорошо известными методами, например, в виде многослойной структуры без распространения переносов в слоях. Он может быть реализован также в виде совокупности n/k k-разрядных двоичных умножителей.

С помощью вычитателя 6 формируется значение очередного остатка в двухрядном коде (на выходе 28 вычитателя б образуется значение разности, а на выходе 29 - значение заема остатка). На вход уменьшаемого вычитателя 6 поступает с выхода 18 регистра 1 делимого значение текущего остатка, а на его входы вычитаемого первой и второй групп подается с выходов 26, 27 первой и второй групп блока 5 умножения значение произведения делителя на к цифр частного в двухрядном коде. Вычитатель 6 комбинационного типа без распространения заема. Предполагается, что вычитатель б в предлагаемом устройстве реализован на одноразрядных двоичных сумматорах. В этом случае на его выходах 28, 29 формируется остаток в двухрядном коде в виде суммы и переноса. Для этого необходимо информацию, поступающую на его входы вычитаемого с выходов 26, 27 первой и второй групп блока 5 умножения,проинвертировать с добавлением единиц в соответствующие весовые позиции.

Сумматор 7 осуществляет преобразование двухрядного кода очередного остатка, образованного на выходах 28, 29 вычитателя 6, в однорядный код. Он является сумматором комбинационного типа с распространением переноса. С выхода 32 сумматора 7 значение очередного остатка записывается в регистр 1 делимого со сдвигом на (k - 1) разрядов в сторону старших разрядов. На выход 33 старших разрядов сумматора 7 поступают старшие k разрядов результата (один разряд - слева от запятой, остальные - справа от запятой), образованного в сумматоре 7.

С помощью первого коммутатора 8 осуществляется передача на информационные входы регистра 1 либо делимого с входа 15 данных устройств, когда на первом выходе 38 блока 14 микропрограммного управления сформирован сигнал логической единицы, либо однорядного кода очередного остатка, образованного на выходе 32 сумматора 7, когда на втором выходе 39 блока 14 микропрограммного управления сформирован сигнал логической единицы. Каждый разряд коммутатора 8 может быть реализован на элементе 2И-2ИЛИ.

С помощью второго коммутатора 9 осуществляется передача на выходы делимого первой группы блока 4 деления усеченных чисел (k + 3)-разрядного кода (один разряд слева от запятой, а остальные - справа от

запятой) либо нуля. На фиг. 2 приведена

функциональная схема коммутатора 9. Он

содержит (k + 3) логических элементов И 42.

Коммутатор 9 работает следующим об0 разом. Если на его управляющем входе, который подключен к второму выходу 39 блока 14 микропрограммного управления, присутствует сигнал логической единицы, то на выход 22 коммутатора 9 с выхода 31 стар5 ших разрядов заема вычитателя 6 передается значение (k + 3) старших разрядов заема двухрядного кода очередного остатка (один разряд - слева от запятой, остальные - справа от запятой). Если же на управляю0 щем входе второго коммутатора 9 присутствует сигнал логического нуля, то на выходе 22 коммутатора 9 формируется ноль.

С помощью третьего коммутатора 10 осуществляется передача на входы делимо5 го второй группы блока 4 деления усеченных чисел (k + 3)-разрядного кода (один разряд - слева от запятой, а остальные - справа от запятой) с одного из двух каналов. На фиг. 3 приведена функциональная схема коммута0 тора 10. Он содержит (k + 3) логических элементов 2И-2ИЛИ 43.

Коммутатор 10 работает следующим образом. Если на его первом управляющем входе, который подключен к первому выхо5 ду 38 блока 14 программного управления, присутствует сигнал единицы, то на его выход 23 коммутатора 10 с выхода 36 старших разрядов делимого входа 15 данных устройства подаются (k + 3) старших разрядов де0 лимого (один разряд - слева от запятой, остальных справа). Если же на второй управляющий вход коммутатора 10, который подключен к второму выходу 39 блока 14 микропрограммного управления, поступает

5 сигнал логической единицы, то на выход 23 коммутатора 10 с выхода 30 старших разрядов разности вычитателя 6 передается значение (k + 3) старших разрядов разности двухрядного кода очередного остатка (один

0 разряд - слева от запятой, остальные - справа от запятой). Заметим, что с выхода 36 можно принимать (k + 2) старших разрядов делимого, так как в первом такте k цифр частного формируются по одному коду ос- 5 татка.

С помощью четвертого коммутатора 11 осуществляется передача на входы делителя блока 4 деления усеченных чисел значения (k + 2) старших разрядов кода делителя (все разряды находятся справа от запятой)

либо с выхода 37 старших разрядов делителя входа 15 данных устройства, либо с выхода 20 регистра 2. На фиг. 4 приведена функциональная схема коммутатора 11. Он содержит (к + 2) логических элементов 2И- 2ЙЛИ 44.

Коммутатор 11 работает следующим образом. Если на его первом управляющем входе, который подключен к выходу 38 бло- кд 14 микропрограммного управления, при- сутствует сигнал логической единицы, то на выход 21 коммутатора 11 с выхода 37 стар- щих разрядов делителя входа 15 данных устройства передается значение (к + 2) старших разрядов делителя (все разряды нахо- дятся справа от запятой). Если же на второй управляющий вход коммутатора 11, который подключен к второму выходу 39 блока 14 микропрограммного управления, посту- пфет 20 старших разрядов регистра 2 дели- передается значение (k + 2) старших разрядов делителя (все разряды справа от запятой).

Так как в предлагаемом устройстве при формировании k цифр частного используются; только старшие разряды остатка, не приведенного к однорядному коду, то становится возможным образование неправильного значения k цифр частного.

Так, например, если значение старших (k+ 3) разрядов приведенного остатка, полученного на выходе 32 сумматора 7, равно нулю, то значение тех же старших разрядов остатка на выходах 30,31 старших разрядов разности и заема вычитателя 6 может быть меньше, чем нуль на единицу младшего разряда, т.к. значение 1,,...J Для исключения возможности получения в устройстве неверного значения к цифр частного в нем предусмотрена в этом случае блокировка (формирование значения к цифр частного, равного нулю) записи цифр частного, полученных на выходе 24 блока 4 деления усе- чисел путем подачи на вход установки в нуль регистра 13 цифр частного уровня логической единицы с выхода 34 элемента ИЛИ-НЕ 12, Уровень логической единицы на его выходе 34 устанавливается в том случае, если значение k старших разря- дс|в однорядного кода остатка, полученного на: выходе 33 старших разрядов сумматора 7, равно нулю и одновременно на входе элемента ИЛИ-НЕ 12, который подключен к первому выходу 38 блока 14 микропрограм- много управления, присутствует сигнал логического нуля. Во всех других случаях осуществляется запись в регистр 13 цифр частного, полученных на выходе 24 блока 4 деления усеченных чисел.

Регистр 13 цифр частного предназначен для временного хранения в течение одного такта сформированных на выходе 24 блока 4 деления усеченных чисел к очередных цифр частного. Запись информации в него производится по синхроимпульсу при наличии на его входе разрешения записи сигнала логической единицы, который подключен к третьему выходу 40 блока 14 микропрограммного управления. Обнуление регистра 13 цифр частного производится также по синхроимпульсу при наличии на его входе установки в нуль сигнала логической единицы, подаваемого с выхода 34 элемента ИЛИ-НЕ 12.

В случае наличия сигналов логической единицы как на входе разрешения записи, так и на входе установки в нуль регистра 13 цифр частного по синхроимпульсу, происходит обнуление регистра. 13 цифр частного, так как приоритет у входа установки в нуль выше, чем у входа разрешения запмси.

Блок 14 микропрограммного управления координирует работу всех узлов и блоков устройства при выполнении в нем операции деления чисел. Как и в.устройстве-прототипе он может быть реализован различными методами. На фиг. 5 приведена реализация блока 14 микропрограммного управления на счетчике 45 и памяти 46 микрокоманд. Счетчик 45 накапливающего типа и предназначен для естественной адресации микрокоманд. Вход счета счетчика 45 соединен с входом 16 синхронизации устройства. В качестве памяти 46 микрокоманд может быть применена быстродействующая постоянная память емкостью (М + 2) -4 бит,

.. , П - 1Г

где М число тактов работы устройства, в течение которых в устройстве формируется М (k - 1) + 1 цифр частного; X - ближайшее целое, большее либо равное X. В самом начале работы устройства счетчик 45 устанавливается в некоторое исходное состояние, например, в О (на фиг. 5 цепь установки счетчика 45 в исходное состояние не показана).

Устройство для деления работает следующим образом.

Пусть в исходном состоянии на входе 15 данных устройства присутствует без значков n-разрядные двоичные коды делителя Y и делимого X (коды мантисс делителя и делимого), а счетчик 45 блока 14 микропрограммного управления установлен в исходное нулевое состояние, По содержимому счетчика 45, которое служит адресом обращения к памяти 46 микрокоманд блока

14 микропрограммного управления, из памяти 46 считывается микрокоманд 1, которой соответствуют управляющие сигналы У38, У40 (фиг. 6).

В результате этого на первом 38 и треть- ем 40 выходах блока 14 микропрограммного управления соответственно устанавливаются уровни логической единицы, под действием которых первый коммутатор 8 пропускает на информационные входы ре- гистра 1 значение делимого X с входа 15 данных устройства, второй коммутатор 9 обеспечивает на входах делимого первой группы блока 4 деления усеченных чисел нули, третий коммутатор 10 пропускает на входы делимого второй группы блока 4 деления усеченных чисел значение старших разрядов делимого с выхода 36 входа 15 данных устройства, четвертый коммутатор 11 пропускает на вход делителя блока 4 де- ление усеченных чисел значение старших разрядов делителя с выхода 37 входа 15 данных устройства, на выходе 24 блока 4 деления усеченных чисел формируется значение Z1 самых старших к цифр частного, регистры 1, 2 и 13 подготовлены к приему информации, так как на входах разрешения записи этих регистров присутствуют сигналы логической единицы и на выходе 34 элемента ИЛИ-НЕ формируется сигнал логического нуля, который запрещает обнуление регистра 13 в первом такте работы устройства, сумматор 3 частного настроен на обнуление, так как на входе установлен в нуль, присутствует сигнал логической еди- ницы, сформированный на выходе 38 блока 14. С приходом первого импульса на вход 16 синхронизации устройства осуществляется запись двоичных кодов делимого X и делителя Y в регистры 1 и 2 соответственно, в регистр 13 - значения Z1 самых старших к цифр частного Z и обнуление сумматора 3 частотного. Счетчик 45 блока 14 микропрограммного управления устанавливается в состояние 1. После завершения действия первого импульса на входе 16 синхронизации устройства подготовительный такт работы устройства заканчивается и выполняется М аналогичных тактов деления, в течение которых формируется М (k-1)+1 двоичных цифр частного.

Во втором такте (в первом из М аналогичных тактов деления) работы устройства на втором 39 и третьем 40 выходах блока 14 микропрограммного управления образуют- ся сигналы логической единицы (см. микропрограмму на фиг. 6). Под действием этих управляющих сигналов в устройстве выполняются следующие действия. С помощью

блока 5 умножения формируется в двухрядном коде значение произведения Y Z1, а с помощью вычитателя б и сумматора 7 на выходе 32 последнего образуется значение первого остатка X - Y Z1 в однорядном коде, которое далее через первый коммутатор 8 передается на информационные входы регистра 1 со сдвигом на (k -1) разрядов в направлении старших разрядов. По значению старших разрядов заема и разности, образованных на выходах 31, 30 вычитателя 6, соответственно и поступающих через второй 9 и третий 10 коммутаторы на входы делимого первой и второй групп блока 4 деления усеченных чисел соответственно и по значению старших разрядов делителя, поступающих на входы делителя блока 4 деления усеченных чисел с выхода 21 четвертого коммутатора 11, формируется значение Z2 следующих к двоичных цифр частного. Старшие k-разрядов образованного в сумматоре 7 результата поступают с выхода 33 старших разрядов сумматора 7 на входы элемента ИЛИ-НЕ 12. Если значение старших разрядов сумматора 7 на входы элемента ИЛИ-НЕ 12. Если значение старших k разрядов сумматора 7 равно нулю, то на выходе 34 элемента ИЛИ-НЕ 12 формируется сигнал логической единицы (так как на первом выходе 38 блока 14 микропрограммного управления сформирован сигнал логического нуля), в противном случае - сигнал логического нуля. Сигнал с выхода 34 элемента ИЛИ-НЕ 12 поступает на вход установки в нуль регистра 13 цифр частного, Если этот сигнал соответствует уровню логического нуля, то в качестве значения Z2 следующих двоичных цифр частного используется значение к цифр частного, образованных на выходе 24 .блока 4 деления усеченных чисел, а если этот си гнал соответствует уровню логической единицы, то происходит блокировка записи в регистр 13 к цифр частного, поступающих с выхода 24 блока деления усеченных чисел, путем обнуления регистра 13 цифр частного (в устройстве в этом случае используется значение Z2 следующих к двоичных цифр частного Z, равное нулю). К содержимому сумматора 3 частного (в этом такте содержимое сумматора 3 еще равно нулю), сдвинутому на (k-1) разрядов в сторону его старших разрядов, осуществляется прибавление значения Z1 частного Z, которое хранится в течение второго такта в регистре 13 цифр частного и подается на входы младших разрядов сумматора 3 частного. Регистр 1 и сумматор 3 частного подготовлены к приему информации, а регистр 13 цифр частного в зависимости от значения сигнала на его входе установки в нуль, подготовлен к приему Информации либо к обнулению. С приходом второго импульса синхронизации на вход 16 синхронизации устройства осуществляется запись в регистр 1 делимого значения первого остатка, в младшие разряды сумматора 3 частного записывается значение Z1 самых старших к двоичных цифр частного Z, в ре- гистр 13 записывается значение Z2 очередных к двоичных цифр частного Z, счетчик 45 блока 14 микропрограммного управления переводится в состояние 2. На этом второй такт работы устройства заканчивается и далее выполняется еще М - 1 аналогичных тактов, в течение которых (включая рторой такт) формируется в сумматоре 3 частного М (k - 1) + 1 двоичных цифр частного Z. В каждом из этих тактов стар- шая цифра из k очередных двоичных цифр частного, образованных на выходе 25 регистра 13 цифр частного и поступающих На входы младших разрядов сумматора 3 частного, подсуммируются к младшему разряду содержимого сумматора 3, сдвинутому на (k - 1) разрядов в сторону его Старших разрядов.

После завершения (М + 1)-го такта на четвертом выходе 41 блока 14 микропрог- раммного управления появляется сигнал логической единицы, сигнализирующий об Окончании в устройстве операции деления чисел.

Итак, технико-экономическое преиму- щество предлагаемого устройства для деления в сравнении с устройством-прототипом Состоит в меньшем количестве используемого оборудования (на 1-7%).

Формула изобретения

Устройство для деления, содержащее регистры делимого и делителя, сумматор ча- бтного, блок деления усеченных чисел, блок умножения, вычитатель, сумматор, регистр цифр частного, три коммутатора и блок микропрограммного управления, причем выходы делимого через шину данных соединены С первыми информационными входами пер- $ого коммутатора, выходы которого соединены с информационными входами регистра делимого, выходы которого соединены с входами уменьшаемого вычитателя, фходы вычитаемого первой и второй групп Которого соединены с выходами первой и второй групп соответственно блока умножения, первый информационный вход которого соединен с выходом регистра делителя,

информационный вход которого соединен с выходом делителя через шину данных устройства, выходы старших разрядов делимого и делителя через шину данных устройства соединены с первыми информационными входами второго и третьего коммутаторов соответственно, выходы второго коммутатора соединены с входами делимого первой группы блока деления усеченных чисел, выходы которого соединены с информационными входами регистра цифр частного, выходы которого соединены с вторыми информационными входами блока умножения и с входом разрядов сумматора частного, выход которого соединен с выходом частного устройства, выходы старших разрядов регистра делителя соединены со вторыми информационными входами третьего коммутатора, выходы разности и заема вычитателя соединены с первым и вторым информационными входами сумматора соответственно, выходы которого соединены с вторыми информационными входами первого коммутатора, первый выход блока мик- ропрограммногоуправления соединен с первыми управляющими входами первого, второго и третьего коммутаторов, с входом разрешения записи регистра делителя и с входом установки в О сумматора частного, второй выход блока микропрограммного управления соединен с вторыми управляющими входами первого, второго.и третьего коммутаторов, а также с входом разрешения записи сумматора частного, третий выход блока микропрограммного управления соединён с входами разрешения записи регистров делимого и цифр частного, четвертый выход блока микропрограммного управления соединен с входом сигнализации окончания деления устройства, вход синхронизации которого соединен с синх- ровходами регистров делимого и делителя, сумматора частного, регистра цифр частного и блока микропрограммного управления, отличающееся тем, что, с целью сокращения количества оборудования, устройство содержит четвертый коммутатор и элемент ИЛИ-НЕ, вторые информационные входы второго коммутаторы соединены с выходами старших разрядов разности вычитателя, выход старших разрядов заема которого соединен с информационным входом четвертого коммутатора, выход которого соединен с входами делимого второй группы блока деления усеченных чисел, выход третьего коммутатора соединен с входом делителя блока деления усеченных чисел, выход старших разрядов сумматора соединен с первым входом элемента ИЛИ-НЕ,

выход которого соединен с входом установ-управления соединены с вторым входом

ки в О регистра цифр частного, первый иэлемента ИЛИ-НЕ и управляющим входом

второй выходы блока микропрограммногочетвертого коммутатора соответственно.

Фиг.2 22

38 39 W Ы

Ж A Й

П 936. Ь

2

У 59. У40

,. t .

.УМ

&9, УМ

i

A

фиг. 5

16

i

fi