Перестраиваемый делитель частоты Советский патент 1979 года по МПК H03K23/02 

Изобретение относится к импульсной технике. Известен перестраиваемый делител частоты, содержащий два десятичных разряда, выходы первого из которых соединены со входами четырех логических элементов ИЛИ, на другие вхо ды которых подан код. Выходы элемен тов ИЛИ и второй выход второго десятичного разряда соединены со входом установки первого десятичного разряда 1. Такой делитель обладает малым диапазоном коэффициентов деления. Яаиболее близким по технической сущности к изобретению является делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого логического элемента И второй вход которого соединен с вых дом ftS-триггера, второй элемент И, первый вход которого соединен с входной шиной, второй - с выходом блока сравнения двоичных чисел, входом управления двоичным счетчиком и первым входом третьего элемен та И, второй вход которого соединен с входной шиной, третий - с первой шиной сигнала управления, остальные из которых подключены поразрядно к первой группе входов блока сравнения двоичных чисел, вторая группа входов которого соединена поразрядно с выходами разрядов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, выход которого подключен ко входу выходного триггера и одному выходу делителя, другой выход которого соединен с выходом выходного триггера 2. Недостатком делителя является малое быстродействие. Целью изобретения является повышение быстродействия. Поставленная цель достигается тем, что в делитель частоты, содержа ций двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент НЕ с одним из входов первого элемента И, второй вход которого соединен с выходом RS-триггера, второй логический элемент И, один вход которого соединен с входной шиной, второй с выходом блока сравнения двоичных чисел, входом управления двоичным счетчиком и одним входом третьего

элемента И, второй вход которого соединен с входной шиной, а третий с первой шиной сигнала управления, остальные из которых .подключены поразрядно к одним входам блока сравнения двоичных чисел, другие входы которого соединены поразря;|;но с выходами разрядов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго элементов И, а выход - ко входу выходного триггера и выходу делителя, другой выход которого соединен с выходом выходного триггера введены дополнительный триггер и два логических элемента И, первые входы которых соединены с входной шиной, вторые - с выходами дополнительного триггера и дополнительными входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнения двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с первой шиной сигнала управления, а другой - к выходу третьего элемента И.

Структурная электрическая схема делителя приведена на чертеже.

Делитель содержит двоичный счетчик 1, блок 2 сравнения двоичных чисел, логические элементы И 3-7, дополнительный триггер 8, RS-триггер 9, логический элемент НЕ 10, логический элемент ИЛИ И- и выходной триггер 12.

Второй сигнал подан на входную шину 13,сигнал управления на шины 14-18, Выходные сигналы снимаются с выходов 19/20.

Принцип работы делителя заключается в следующем.

Импульсы частоты fg, во скважностью, равной 2,поступают на вход счетчика 1 и переключают его синхронно с их задними фронтагли. При накоплении в счетчике 1 числа, равного Nynp/2 ( на блок сравнения 2 поданы со 2-го по п-й разряды Nynp ) по заднему фронту входного импульса срабатывает блок сравнения 2, .формирующий на выходе потенциал 1 который поступает на шину управления старших разрядов счетчика 1 (начиная со 2-го) и подготавливает их к переключению в состояние О Одновременно выходной сигнал блока сравнения 2 поступает на вход элемента И 3, который опраишвавтся импульсами входной частоты. Если содержимое первого разряда Nynja./поступающего на элемент И 3,равно 1 , то очередной входной импульс (первый импульс следующего цикла счета) своим задним фронтом переключает триггер 8 в противоположное состояние. Этот же импульс, поступа на вход счетчика 1, переключает его

своим задним фронтом либо в состояние 00...00 (если содержимое триггера 8 равно Ч), либо в состояние 10...00 (если содержимое триггера 8 равно О). Синхронно с этим на выходе блока сравнения

2 формируется потенциал О

и

цикл счета возобновляется. При этом следующее срабатывание блока сравнения 2 происходит синхронно либо с (Ы1,пр/2)-ым, либо с (Nynp/2 + 1)-ым входным импульсом в зависимости от начального состояния счетчика 1.

Если содержимое первого разряда Nynfj равно О, триггер 8 принудительно устанавливается в состояние О. При этом его переключение по счетному входу блокируется.

Первый импульс следующего цикла счета переписывает передним фронтом содержимое триггера 8 через И 5 и 6 в RS-триггер 9. Его единичное плечо через элемент И 7 опрашивается сигналом с выхода элемента НЕ 10

Если Nynfj - четное число, то триггеры 8 и 9 постоянно находятся в состоянии О и с выхода элемента И 6 снимаются импульсы с частотой 2f8x (Nynp ) , которые через элемент ИЛИ 11 поступают на выход 19 и на вход выходного триггера 12, с выхода которого снимается сигнал частоты f Вх/Nynp со скважностью, равной 2.

Если Nynp- нечетное число, то с каждым циклом счета триггер 8 переключается по счетному входу. .Если триггер 8 находится в состоянии О , то выходной сигнал формируется как и в предыдущем случае, а ессостоянии

то импульс ли - в

входной частоты устанавливает RSтриггер 9 в состояние Ч и пауза входной последовательности через элементы И 7 и ИЛИ 11 проходит на выход 19 устройства. В этом случае выходной сигнал формируется поочерено импульсами и паузами входной последовательности, обеспечивая, таким образом, равномерность периода частоты на первом выходе устройства и его симметрию (скважность, равную 2) на втором выходе устройства.

Таким образом, все переключения в делителе частоты происходят синхронно с импульсами входной последовательности, что исключав необходимость формирования дополнительных импульсов, асинхронных по отношению к fax для установки исходного состояния счетчика. При этом,несмотря на наличие обратных связей быстродействие делителя равно быстродействию тракта счета.

Формула изобретения

Перестраиваемый делитель частоты, содержащий двоичный счетчик, счетный вход которого соединен с входной шиной и через логический элемент iHE с одним из входов первого логического элемента И, второй вход которого соединен с выходом RS-триггера, второй логический элемент И, первый вход которого соединен с входной шиной, второй - с выходом блока сравнения двоичных чисел, вхо дом управления двоичным счетчиком и первым входом третьего логического элемента И, второй вход которого соединен с входной шиной, а третий с первой ашной сигнгша управления, остальные из которых подключены поразрядно к первой группе входов бло ка сравнения двоичных чисел, вторая группа входов которого соединена поразрядно с выходами разрядов двоичного счетчика, логический элемент ИЛИ, входы которого подключены к выходам первого и второго логических элементов И, а выход - ко входу выходного триггера и одному выходу делителя, второй выход которого совединен с выходом выходного триггера, отличающийсятем, что, с целью повышения быстродействия, в него введен дополнительный триггер и два логических элемента И, первые входы которых соединены с входной шиной, вторые - с выходами дополнительного триггера и дополнительными входами двоичного счетчика, третий вход одного дополнительного элемента И соединен с выходом блока сравнения двоичных сигналов, а выходы дополнительных элементов И соединены со входами RS-триггера, причем один вход дополнительного триггера соединен с первой шиной сигнгша управления, а второй - с выходом третьего элемента И. Источники информации, принятые во внимание при экспертизе 1.Патент Франции №2098921, кл, Н 03 К 23/00, 14,04.72. 2.Заявка Японии №45-39079, кл. 98(5) с 32, 08.05.70.