Запоминающее устройство Советский патент 1980 года по МПК G11C11/63 G11C29/00 

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относится к области вы числительйой техники и может быть использовайо в электронной промыишенности при изготовлении больших интегральных схем запоминающих устройств.

Известны полупроводниковые интеграпьные запоминающие устройства с произвольной выборкой с разрядной организацией, которые содержат матрицу элементов памяти и схемы логики обрамления, позволяющие производить обращение при записи и считывании информации только к одному любому элементу памяти матрицы

Однако эти устройства имеют низкую

надежность.

Наиболее близким по технической сущности к предложенному является запоминающее устройство, содержащее первый дешифратор адреса, соединенный с адресными шинами накопителя, первые разрядные 1иины которого, соединены с выходами основных управляющих вентилей и входами блока считывания, управляющие входы которого подключены к выходам второго дешифратора адреса и к первым входам основных управляющих ветттилей, вторые входы которых соединены с шиной разрешения записи, а третьи входы с Ш1НОЙ управления, первым входом входного блока и управляющими входами дешифраторов, и первый сумматор по модул два, входы которого подключены соотпотственно ко второй разрядной ишне и к выходу блока считывания, а выход - ко вто. рому входу входного блока 2.

Однако это 5гстройство таюхе имеет низкую надежность. Причиной низкой надежности является сложность схемы контроля при обращении к одному алеме1 ту памяти накопителя.

-. Цель изобретения - повышение надежности устройства за счет исправления ошибок дефектных элементов памяти.

Это достигается тем, что в устройство вводится второй сумматор по модулю два н блок сравнения, а также пополнитеЛьный элемент памяти, тгапримср, на

BS - триггере, третий сумматор no модулю два и аойолннтельный управляющий вентиль па каждый разряд накопителя, причем входы второго сзгмматора соединены соответственйо с шиной записи.и со второй разрядной ииной. Выход второго сумматора соедине1яс четвертыми входами основных управляющих вентилей и с первым входом блоха сравнения второй вход которого соединен с выходом бпокасчитыватшя, а третий вход - с ишной разрешения записи и с управляющими входами -триггеров, информационные входы которых соединены с разрядными шинами и входами дополнительных управляющих вентилей, первые входы которых через третий сумматгЬр itd мбдрЕЙ два подключены к выходам RS-триггеров я первому выходу блока сравнения, второй выход которого соединена со вторым вхоttoM дополнительных вентилей, третьи входы которых подключены к шин управлени и четвертому входу блока сравнения. Кроме того,блок сравнения содержит DK триггер, элемент И, четвертый сумматор по модупВэ два, 35 -триггер и вентиль, первый вхой которого из ,VT 7Ti входы ЗК -триггера, а также второй управляющего вентиля и счетный вход ЗК триггера соедйнейй соответствённв с пер вым и третьим вхо|Цамйби6касравне1П1я, чёгвертый вход которого соединен с третим входом вентиля, и управляющим входом .и-триггера, информаиионные входы которого срединены с выходами вентиля и с первым входом четвертого сумматора по модулю два, второй вход которого соединёнсо вторым входом блока сравнеНИИ, а вьтход - с первым входом элемента И, второй вход которого соединен с выходом ЗК -триггера и первым выходом блока сравнения. Выход элемента И соединен со вторым выходом блока СравнеНИИ, Все это позволяет производить ис . правление одного дефектного элемента . памяти в кайсдом слове накопителя при наличии одного дополнительного элемента памяти в слове.

На чертеже приведена структурная схема запоминающего устройства.

Устройство содержит первый дешифратор адреса 1, соединенныйс адресными шинами 2 накопителя 3. Разряднь1е 1шны 4 накопителя соёдикевы с выхода миуправ ляющих вентилей 5, информационнтми входами 13S-триггеров 6, дбпошгательных вентилей 7, и входами счит ъгвания

714496

20блока сраввекия 14. Выход чеа вертогЬ сумматора по модулю два 19 соединен с первым входом элемента И 21, вторым входом подключенного к выходу ЗКтриггера 12 и первым входом третьих, сумматоров по модулю два 22. Вторые входы третьих сумматоров по модулю 22 соединены с выходами Т 5-триггеров 6, а ВЫХОДЫ- с первыми входами дополнительных упревляющих вентилей 7. Вторые входы дополкительйых управляющих вентилей 7 соединены свыходом элемента И

21блока сравнения 14, а третьи входы с шиной управления 23, третьими входами основных управляющих вентилей 5 и .. вентиля 13, заправляющим входом D -триггера и вторым входом выходного блока 24. Первь:й вход выходного блока 24 соединен с выходом первого сумматора

по модулю два 18, а выход является выходом устройства.

Устройство работает следующим образом. ; . . .

При записи )Ормации на соответствующие Ш1ШЫ устройства подаются сигналы записи 16, разрешения записи 11 и управления 23. При этом происходит возбуждение ШИ1 дешифраторов 1 и 10 в соответствии с кодом адреса. Возбу сденная ишна 2 -дешифратора адреса Слова 1 подключает элементы памяти накопителя 3 Г5ыбра шог6 слова, к разрядным ишнам 4. 57 При этом в элемент памяти накопители 3, наход$пдийся на пересечепии выбранной строки и столбца, а также в D -триггер 20 пронсхонит запись входной информации тгвертнроваиной на сумматоре 15, сигналом, сйимаемым с разряшгой шины 17. аряду с этим происходит перезапись хра нимой ин4 рмацни опрашиваемого слова в TlS -триггер 6. При снятии сигнала разрешения записи 11,-запись информации в спрашиваемый элемент памяти накопителя 3 и в 1 -триггер, а также перезаписи информации в RS -триггеры прекрашается и происходит контрольное Считывание записайной информации с опраишваемого аяемента памяти иакопитейя 3 и с D - триггера и сравнение ее на суммаГоре 10. Это приводит к появлению йа выхбяе С5плматора 19 единичного сигнала в случае неправильно записанной ин()х)рмашга в опрашиваемый элемент памяти накопителя 3, и нулевого сигнала - в прот0вном случае. Эти сигналы поступают на один из входов элемента И 21. На второй вкоц .элемента И 21 подается сигнал с выхода ЗК-триггера 12, сигнал на выходе которого появляется только после сяйтия разрешения записи 11, т.е. ког-. да переходные процессы в опрашиваемом элементе памяти накопителя 3 и il триггере 20 закончатся. Кроме того, сигнал с выхода ЗК -триггера 12 инвертирует на сумматоре 22 хранимую в RS -триггерах 6 информацию onpaiuHBaeMoro слова П{ж наличии единичного сигнала на выходе сумматора 19 элемент, И 21 разрешает перезапись инвертированной информации в элементы памяти накотштедя 3. опра шиваемого слова.При этом в дополнительном разряде накопителя 3 хранится инфэрмация об инвертирование всего хра- нимого слова. В считывйния си1 налБ по шинам записи 16 я разрешения записи 11 отсутствуют. При этом вентили 5, 7 и 13 заперты, а сигнал о состоянии опрашиваемого элемента памяти накопителя 3 поступает с выхода блока счкть.вания 8 на первый вход первого сумматора по модулю два 18. На второй вход сумматора 18.подается сигнал с разрядной шины 17, который производит кЬр- рекцию сигналов, снимаемых с неисправных элементов памяти накопителя 3. Если в процессе считывания и11фор гаии все элементы памяти опрашиваемого елова накопителя 3 исправны и при включе НИИ источника питания в дополнительном, ; разряде установилось нулевое состояние. 96 иивертировагшя входной и считываемой информации на сумматорах 15 и 18 соответственно, а также перезаписи ипвертировапной информации всего слова в процессе записи и считывания не происходит и. Следовательно, на выход устройства поступает, правильнаяинформация. Если все элементы памяти опрашивае,мого слова накопителя 3 исправны, но при включении источника питания в -дополгштельном разряде установилось единичное состояние, то происходит инверт1трованке входной и считыёаемой информации на сумматорах 15 н 18 соответственно, а перезаписи инвертированной информации всего слова в процессе записи не производится. Поскольку все элементы памяти словаисправны, то двойное ийвертированве при записи и при считывании не вносит ошибки в процесс хранения информации. Если имеет место неисправность одного элемента памяти в опрашиваемом слове накопители и при включений источника питания в дополнительййм разряде установилось нулевое состояние, то в процессе записи информации эта неисправность обнаруживается при контрольном считывании,в результатечёгб вбё хранимое ело- . во перезаписывается Для хранения инвертированным. При этом в дополнительном разряде хранится бдини гый символ, который в процессе считывания и производит инвертирование на сумматоре 18 информации ,сЕшмаемой с блока считывания. Таким образом, сигналы, сцнмаеMbie с исправных элементов памяти,инвертируются дважды при записи (после обнаружения непспра вности) и при считывании и поэт-оМу остаются не1гзкгенн лми. Для неисправного элементапамяти инвертирования информации при записи не происходит из-за его неисправности, а и{гверт грование на сумматоре 1В при с ттыванни исправляет сигнал, снимаемый с этого неисправного элемента па- , мяти. формула изобретения 1. Запомииаюшее ycrpoiicTDO, содержащее первый дешифратор адреса, соедйпеииый с адресными шипами 1ако1гятеля, первые разрядн ге ишны которого соединены с выxoдa ш основных управляющих Боптилен и входами бяока считг.гпаиия, упрагшяюшие входы которого подключогп.г к выхолам второго дешифратора адресл и к входам основных управлягао ших вентилей, вторые входы которых соединены с НИНОЙ разрешения записи, а третьи входы - с шиной управления, первым входом входного блока и управляющими входами дешифраторов, и: первый суммйтор по модулю два, входьт которого подключены соответственно ко второй ра;зрядно Й шине и к выходу блока счи тывания, а выход - ко второму входу входного блока, отличаюшеес я тем, что, с целью повьпиёния надежно ти за счет исправления ошибок дефектHbix элементов памяти, оно содержит второй сумматор по модулю два и блок срав- 15 нения, а также дополнительный элемент памяти, например, на R S-триггере, третий сумматор по модулю ква и дополнительный управляющий вентиль на каждый разряд Накопителя, причем взюды второго сумматора ередйнены соответственно с шиной аониси и .со второй рйзряшой шиной выход вто()6го сумматора тоединен с чет вертыми входами основных - управляющих вентилей и с первым входом блока сравншия, второй вход которого соединен с выходом блока считывания, а третий вход с швной {мзрешения записи и с управляющими входами RS Триггеров, информациЧ)НШД|Э входы которых соединены с разрядными шинами и выходами дополнительных ; управляющих вентилей, первые входы кото рых через третьи сумматорыпо модулю даа подключены к выходам ЯЗ-триггеров и первому входу блока сравнения, второй 71 6 ВЫ5ЮД которого соединен со вторым входом дополнительных управляющих венталей, третьи входы которых подключены к шине управления и четвертому входу блока сравнения. 2. Запоминающее устройство по п. 1, отличающееся тем, что блок сравнения содержит ЗК-триггер, элемент И, четвертый сумматор по модулю два, D -триггер и вентиль, первый вход которого и 3, К. R -входы dK-триггера, а также второй вход вентиля и счетный вход ЭК-трйггера соединены соответственно с первым и третьим входами блока сравнения, четвертый вход которого соединен с третьим входом вентиля и управляющим входом D-триггера, информационные входы которого соединены с выходами вентиля и с первым входом четвер того сумматора по модулю два, второй вход которого соеданен со вторым входом блока сравнения, а выход - с первым вхо-, дом элемента. И, второй вход которого соединен с выходом Dk-триггера и первым выходом блока сравнения, выход элемента И соединен со вторым выходом блока сравнения. Источники информации, принятые во внимание при экспертизе 1; Микроэлектроника, сб. статей под ред. Лукина Ф. А., М., Сов. радио , 1972, вып. 5, с. 128-150. 2. Запоминающие устройства, сб, статей под ред. Крайэмера Л. П., Л., Энергия }1974, вьт. 4, с. 89 (прототип).