Запоминающее устройство Советский патент 1983 года по МПК G11C11/00 

Изобретение относится к вычислительной технике, в частности к запо минающим устройствам,и может быть использовано при изготовлонии больших интегральных схем запоминающих устройств. Из.вестно запоминающее устройство содержащее накопитель, дешифраторы строк и столбцов, блок считывания, элемент И, шины записи, разрешения записи и управления f1. Недостатком этого устройства является низкая надежность. Из известных устройств наиболее близким техническим решением к пред лагаемому является запоминающее уст ройство, содержащее накопитель, чис ловыми шинами соединенный.с выходами дешифратора строк, входы которого соединены с выходами регистра ад |)еса строки, входами соединенного с первыми выходами регистра адреса строки, входами соединенного с первыми выходами коммутирующего блока, вторые выходы коммутирующего блока соединены с регистром адреса столбца, выход которого соединен с дешиф ратором столбцов, выходные шины накопителя соединены с входами блоков считывания и контроля, выход блока считывания подключен к второму входу сумматора по модулю два, первым входом соединенного с выходом перво го блока коррекции, вторые входы первого блока коррекции соединены с выходами блока кодирования и первыми входами второго блока коррекции, выходы которого соединены с другими разрядными шинами накопителя, вторы входы вторрго блока коррекции соеди нены с шинами записи, разрешения записи и управления, а третий вход его - с выходом сумматора по модулю два, входы блока кодирования соедин ны с выходами дешифратора столбцов, управляющими входами блока считывания и с элементами И, связанными с шинами записи, разрешения записи, управления и одними из разрядных шин накопителя С2 3Недостатком этого устройства является низкое быстродействие, так как в нем не эффективно используется время между вводом адреса строки и адреса столбца, поскольку для занесения в триггер хранения информации состояния опрашиваемого элемента памяти необходимо ждать прихода адреса столбца. Цельизобретения - повышение быстродействия запоминающего устройства. Поставленная цель достигается тем, что в запоминающее устройство, содержащее накопитель, числовые шины которого соединены с выходами дешифратора адреса строк, входы которого подключены к выходам регистра ,адреса строк, входы которого соединены с одними из выходов коммутатора, другие выходы которого соединены с входами регистра адреса столбцов, выходы которого подключены ко входак дешифратора адреса столбцов, выходы , которого соединены с входами элементов ИЛИ, первыми входами элементов И и управляющими входами блока считывания, выход которого соединен с первым входом первого сумматора по модулю два, второй вход которого подлслючен к выходу первого блока коррекции, одни из входов которого соединены с выходами элементов ИЛИ и одними из входов второго блока коррекции, другие входы которого подключены соответственно к выходу первого сумматора по модулю два, к вторым, к третьим и к четвертым входс1М элементов И, выходы которых соединены с одними из разрядных шин накопителя, выходы второго блока коррекции подключены к другим разрядным шинам накопителя, выходы которого соединены с информационными входами блока считывания и входами блока контроля, вторые, третьи и четвертые входы элементов И являются соответственно входом разрешения записи, входом записи и управляющим входом устройства, -а выход первого сумматора по модулю два является выходом устройства, введены группа триг геров и первый триггер, выход которого соединен с управляющими входами триггеров группы, информационные, входы которых подключены к выходам блока контроля, а выходы - к другим входам первого блока коррекции, управляющий и установочные входы триггера соединены соответственно с вторыми и с четвертыми входами элементов И. На чертеже представлена функцио-. нальная схема предлагаемого устройства. Устройство содержит накопитель 1 с числовыми шинами 2, дешифратор 3 адреса строк, регистр 4 адреса строк, коммутатор 5, регистр б адреса столбцов, дешифратор 7 гщреса сто1Лбцов, выходы 8 накопителя, блок 9 считывания, блок 10 контроля, первый сумматор 11 по модулю два, группа триггеров 12 с управляющими входами 13, триггер 14,, первый блок 15 коррекции, состоящий из сумматоров 16 по модулю два и первого элемента И 17. На чертеже обозначены также управляющие входы 18 блока считывания. Устройство содержит также элементы ИЛИ 19, предназначенные для кодирования про-, варочных сигналов для -столбцов накопителя, элементы И 20, вход 21 разрешения записи, вход 22 записи и управляющий вход 23 устройства, одну из разрядных шин 24 накопителя, второй блок 25 коррекции, содержащий группу элементов И 26, первый 27 и второй 28 сумматоры по модулю два, второй элемент И 29, элемент НЕ 30, второй 31 и третий 32 триггеры и третий сумматор 33 по модулю два, выход 34 устройства, другие разрядные шины 35, запоминающие элементы 36 накопителя и сумматоры 37 по модулю два блока контроля. Устройство работает следующим образом. При записи информации на входы Г 22 и 23 устройства подаются сигналы записи и управления. При этом в соот ветствии с кодом адреса строки, поступающим через коммутатор 5 и регистр 4 на вход дешифратора 3, происходит возбуждение одной из числовых шин 2 накопителя 1. Возбужденная числовая шина 2 отпирает разрядные |ч11ины 24 и 35 элементов 36 памяти спрашиваемой строки накопителя 1 и подключает, выходы 8-к блоку 10. Блок 10 вычисляет контрольные соотношения кода Хемминга. Результатом вычисления является проверочный код, который равен нулю при отсутствии сяаибок в опрашиваемой строке накопителя 1 и не равен нулю в противном случае. Вычисленный проверочный код поминается в триггеры 12. Парел лельно с вычислением проверочного . кода и записью его в триггеры 12 про исходит перезапись хранимой в проверочных разрядах опрашиваемой стро ки информации в триггеры 31 и 32 бло ка 25, После подали кода адреса столбца через выходы коммутатора 5 для записи его в регистр 6 и последующего возбуждения выхода дешифратора 7, сигнал с этого выхода форми рует на элементах ИЛИ 19 сигналы, соответствующие проверочному коду опрашиваемого столбца накопителя 1, которые поступают на вторые входы сумматоров 16. Сигнал разрешения .записи на входе 21, поступая на управляющий вход триггера 14,- формиг рует на выходе его сигнал управления триггерами 12 и сформированный блоком 10 проверочный код с выходов .триггеров 12 поступает на входы сум маторов 16 для сравнения с провероч ным кодом опрашиваемого столбца. Если информация, хранимая в спрашиваемом элементе 36 памяти йакопителя 1 искажена, т,е, выходные cигнaJB блока 10 не равны нулю и совпсщают с выходными сигналами элементов ИЛИ 19, то на выходе элемента И 17 буде единичный сигнал, который инвертиру ет в сумматоре 11.сигнал о состоянии опрашиваемого элемента 36 памяти, снимаемый с выхода блока 9. Кроме того, сигналы о состояниях элементов 36 памяти проверочных разрядов опрашиваемой строки накопителя 1 по шинам 35 записываются для хранения в триггеры 31 и 32. С выхода 34 сигнал поступает на сумматор 33, где сравнивается с сигналом на входе 22, На выходе сумматора 33 будет единичный сигнал если опрашиваемый для записи элемент 36 памяти накопителя 1 должен изменить свое состояние, и нулевой - в противном случае. При изменении состояния опрашиваемого элемента 36 п 1мяти нарушаются условия, задаваемые контрольными соотношениями кода Хемминга, Поэтому, для правильного их .выполнения требуется изменить состояние тех элементов 36 памяти проверочных разрядов опрашиваемой строки, которые зависят от состояния опрашиваемого элемента 36 памяти накопителя 2. На выходаJC элементов ИЛИ 19 формируются эти сигналы и поступают на первые входы элементов И 26, На третьи входы элементов И 26 при поступлении сигнала разрешения записи по входу 21 и изменении состояния опрашиваемого элемента 36 паг-шти накопителя 1 поступает единичный сигнал с выхода элемента И 29, котофый отпирает элементы И 26. При этом вместе с записью новой информации в опрашиваемый элемент 36 памяти накопителя происходит запись йнвертированной на сумматорах 27 и 28 блока 25 информации, хранимой в триггерах 31 и 32, - Таким образом, после установления кода адреса столбца происходит формирование на элементах ИЛИ 19 провероч : ного кода для этого столбца и сравнение его с проверочным кодом, хра- никым в триггерах 12, коррекция считываемого сигнала и запись провероч-: ной информации в проверочные разряды накопителя 1, В предлагаемом запоминающем устройстве выполняюц те же функции, что и прототип, быстродействие выие вследствие того, что в нем происходит вычисление проверочного и занесение его для хранения в тригерры 12, Техиико-эконсжическое пре1 мущество предлагаемого устройства аклкпа-г ется в его более высоком быстродействии по сравнеиию с прототипом.

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержёццее накопитель, числовые шины которого соединены с выходами . дешифратора адреса строк, входы которого подключены к выходам регистра адреса строк, входы которого соединены с одними из выходов коммутатора, другие выходы которого соединены с входами регистра адреса столбцов, выходы которого подкдшчены к входам дешифратора адреса столбцов, выходы которого соединены с входами элементов ИЛИ, первыми входами элементов И и управлякяцими входами блока считывания, выход которого соединен с первым входом первого сумматора по модулю два, второй вход которого подключен к выходу первого блока коррекции, одни из входов которого соединены с выходами элементов ИЛИ и одними из входов второго блока коррекции, другие входы которого подключены соответственно к выходу первого сумматора по модулю два, к вторым, к третьим и к четвертым.входам элементов И, выходы которых соединены с одними яз разрядных шин накопителя, выходы второго блока коррекции подключены к другим разрядным шинам накопителя, .выходы которого соединены с информгщионными входами блока считывания и входами блока контроля, вторые, третьи и четвертые входы элементов И являются соответственно входом разрешения записи, входом згшиси и управляюьщм входом СП устройства, а выход первого сумматора по модулю два является выходоь устройства, отличающееся тем, что, с целью повышения быстроа действия устройства, в него введены группа триггеров и первЕлй триггекр, выход которого соединен с управляющими входами триггеров группы, информа ционные входы которых подключены к выходам блока контроля а выходы к другим входам первого блока коррекЭ W 4 ции, управляющий и установочные входы триггера соединены соответственно с вторыми и с четвертыми входа-. ми элементов И.