Множительно-делительное устройство Советский патент 1980 года по МПК G06G7/16 

Изобретение относится к области вычислительной техники и может быть использовано в аналоговьк вычислительных машинах, в устройствах автоматики и измерительной техники и в ряде других уст.ройств, в которых необходимо проводить одновременно операции умножения и деления входных сигналов. Известны устройства для одновременно го выполнения операций умножения и деления, содержащие широтно-импульсный и амплитудный модулятор ll. Эти устройства наряду с высокой стабильностью характеристик и технологичностью имеют ряд недостатков, к числу которых следует отнести требование гальванической развязки цепей широтно-импульсного и ам плитудного модуляторов и повышенное потребление мощности от источника сигнала сомножителя, подключенного ко вхоцу амплитудного модуляторй. Наиболее близким техническим решени ем является устройство для умножения Г2 J, содержащее источники сигналов сомножмтелей, компаратор, интегратор и фазочувствительный выпрямитель, входы которого соединены с выходами интегратора и компаратора, входы которого соединены с его выходом и с выходами интегратора и источника сигнала одного из сомножителей, а выходы интегратора подключены к выходам компаратора источника сигнала второго сомножителя. Это устройство позволяет получить произведение сигнала или частное от деления при включении множительного устройства в обратную связь операционного усилителя, но не позволяет одновременно выполнять операции умножения и деления, что ограничивает его функциональные возиожности и область применения. Целью изобретения является расширение функциональньтх возможностей за счет ошювременного выполнения операции умножения и деления. Поставленная цель достигается тем, что в устройство, содержащее источники 372 сигналов сомножителей, интегратор, вход которого подключен к одному из источников сгигналов сомножителей, компаратор, входы которого подключены к выходам интегратора и источника сигнала другого сомножителя соответственно, фазочувствительный выпрямитель, входы которого соединены с выходами интегратора и компаратора, дополнительно введены источник сигнала делителя и ключи, коммутируемые входы которых подключены соответственно к положительному и отрицательному выходам источникам сигнала делителя, а выходы ключей подключены ко входам интегратора и компаратора, а управляюшие входы ключей подключены к выходу компаратора. Блок-схема предлагаемого устройства приведена на чертеже. Устройство содержит двухполярный источник сигнала делителя 1, ключи 2 и 3, интегратор 4, компаратор 5, источник сигнала сомножителя 6, источник сигнала сомножителя 7, фазочувствительный выпрямитель 8. Устройство работает следующим образом. При сигнале делителя U , не равном О , и отсутствии сигналов сомножителей X и V или ревенства одного из них,например, V О, компартор находится в одном из двух устойчивых состояний которым открывается один из ключей, а дру гой закрывается. Для определенности при мем, что ко входу ключа 2 подсоединен положительный выход источника сигнала делителя 1, а ключ 3 открывается отрицательными напряжениями на выходе компаратора 5. Нсли выходное напряжение компаратора 5 равно - к 1 то открытое состояние ключа 3 не приводит к изменению состояниягкомпаратора 5. Под действием напряжения источника сигнала делителя 1 равного - U, напряжение на выходе интегратора 4 линейно возрастает со скоростью V -:;; до вели чины порога срабатывания компаратора 5, равной и, при достижении которой компа ратор 5 из состояния - Уц переходит в состояние + и . При переключении компаратора 5 ключ 3 закрывается и открывается ключ 2, что приводит к ускорению переключения компаратора 5 за счет положительного напряжения источника сигна ла делителя 1, подключенного ко входу ко лпаратора 5. Переключение компаратора 5 приводит к иэмене1шю знака выходного напряжения фазочувствительного вы84рямителя 8. Напряжение на выходе инегратора 4 теперь линейно падает до веичины - и, при достижении которой комаратор 5 вновь переключается. Среднее значение выходного напряжеия фазочувствительного выпрямителя 8, оторое может бвть выделено фильтром юбой конструкции, равно нулю. При неравенстве нулю сигналов сомноителей и положительном напряжении а выходе компаратора 5 в открытом сотоянии находится ключ 2 и скорость нтегрирования определяется из выражения V,)/t, при отрицательном напряжении на выходе компаратора 5 и открытом ключе 3 скорость интегргфования V Х). 1 Если при положительном выходном напряжении компаратора 5 на его выход подан положительный сигнал от источника второго сомножителя, то порог срабатывания компаратора 5 равен а при отрицательном напряжении на выходе компаратора 5 порог срабатывания ц-ич-к у,. Длительность положительного импульса на выходе компаратора 5 определяется выражением t (и-и ) V, 2Ut /си к X), «S-да-I А а длительность отрицательного импульса )/v-auf/(u-KX). I1 fc.тА Период напряжения на вьиоде компаратора 5 и соответственно на выходе устройства равен 4иЧ/си-К-хЪ. - , Среднее значение выходного напряжения -устройства определяется выражением - «- uU-KvY) сР аси-м -rt-U K V) rcU-K Y) г()М Mvo-f гси-к.х)аоГйу 2(U К К XV/U Изменение полярности напряжения источника сигнала делителя приведет к зеркальному отображению эпюр выходных напряжений узлов устройства, следствием