Устройство для сдвига Советский патент 1980 года по МПК G06F7/39 

1

Изобретение относится к илфровой вычислительной технике и может являться как составной частью арифметикологическото устройства цифровой вычислительной машины, так и выполнять функции регистра сдвига в дискретных устройствах автоматики.

Известно устройство последовательного сдвига информации, выполненное на потенциальных логических элементах и содержащее по три триггера в каждом разряде 1 . Недостаток устройства - неэкономичное использование оборудования.

Наиболее близким к 1|редлагаемому является устройство дан сдвига, содержащее основной и вспомогательный п-разрядные регистры памяти, триггер управления, шины синхронизации и управления записью и сдвигом, причем выходы разрядов вспомогательного регистра пОдключе ны к информационным входам одноименных разрядов основного регистра памяти, выход i-ro ( 1(п-2) разряда основного регистр памяти подключен к информационному входу (i + 2)-ro разряда вспомогательного регистра памяти, синхронизирующие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены к шине управления записью в основной регистр памяти 2.

Недостатком известного устройства также является неэконо№1чное использование оборудования.

Цель изобретения - упрощение устройства.

Указанная цель достигается тем, что устройство содержит логический блок последовательной записи числа, состоящий из двух элементов И, логический блок последовательной выдачи числа, состоящий из двух элементов И, выходы которых подключены ко входам элемента или, и коммутатор сигналов записи и сдвига, состоящий из трех элементов И и двух элементов И.ПИ, причем первые входы элементов или в коммутаторе сигналов записи и сдвига подключены к выходам соответственно первого и второго элементов И, а вторые входы - к выходу третьего элемента И, шина с;шхронизации сигналов за1тиси и сдвига подключена к первым входам элементов И коммутатора сигналов записи и сдвига, miffla управления сдвигом на один разряд - ко вторым входам пер3Boro и второго элементов И коммутатора сигналов записи и сдвига и к первым входам эле ментов И в логическом блоке -последовательной записи числа, шина управления сдвигом на два разряда подключена ко второму входу третьего элемента И в коммутаторе сигналов записи и сдвига, нулевой выход триггера управления подключен к третьему входу второго элемента И в коммутаторе сигналов записи и сдвига, второму входу первого элемента Ив логическом блоке последовательной записи числа и первому входу первого элемента И в логическом блоке последовательной выдачи чис ла, единичный выход триггера управления подключен к третьему входу первого элемента И в коммутаторе сигналов записи и сдвига, вто: рому входу Bl-oporo элемента И в логическом блоке последовательной записи числа и первому входу второго элемента И в логическом блоке последовательной вьшэчи числа, третьи входы элементов И в логическом блоке последователь ной записи числа подключены к информационному входу устройства, выход первого элемен та И - к информационному входу второго, а выход второго элемента И - к информационно му входу первого разряда вспомогательного ре гистра памяти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к синхронизирующим входам соответственно нечетных и четных разрядов вспомогательного регистра памяти, выходы четного и нечетного разрядов с наибольшими номерами в основном регистре памяти подключены ко вторым входам соответственно первого и второго элементов И в логическом блоке последовательной выдачи числа, выход элемента ИЛИ в блоке последовательной выдачи числа подключен к информационному выходу устройства. На чертеже схематически изображено четырех разрядное устройство сдвига без шин установки в ноль и без схем параллельной записи нумерации разрядов справа налево. Устройство содержит основной регистр, собранный из триггеров 1 и логических элементов И 2, 3 установки триггера в единичное и нулевое состояние; вспомогательный регистр, собранный из триггеров 4 с логическими элементами И 5, 6 и НЕ 7 парафазной записи информаци}г; блок последовательной записи числа из логических элементов И 8, 9; комм)ггатор сигналов, записи и сдвига, собранный из двух элементов ИJB 10, 12 и трех элементов И 11, 13, 14; блок последовательной выдачи числа, собранный из одного логического элемента ИЛИ 15 и двух элементов И 16, 17; триггер 18 управления; шины 19 и 20 синхронизации парафазной записи и сдвига нечетных и четных разрядов (или четных и нечетных при п-нечетном); информационный выход 21 и вход 22 устройства; шину 23 управления записью в основной регистр памяти и в триггер управления; шину 24 синхронизации сигналов записи и сдвига; шины 25 и 26 управления сдвигом на один и два разряда соответственно; и вход 27 установки триггера управления в ноль. Изображенное на чертеже устройство содержит только цепи параллельного сдвига на два разряда, однако они могут быть использованы я для последовательной записи и выдачи информации с шагом на один разряд. Устройство работает следуюшлм образом. При вьшолнении операции умножения на два разряда с анализом множителя в старших разрядах на шину 26 подается сигнал разрешения сдвига на два разряда. Командный импульс сдвига подается на шину 24 и проходит через элементы И 14, ИЛИ 10 и ИЛИ 12, осуществляя сдвиг на два разряда одновременно четных и нечетных разрядов. В первый и второй младшие разряды вспомогательного регистра записываются нули. По второму временному такту сдвинутая информация переписывается в основной регистр импульсом записи, поданным на шину 23. , При выполнении операции поразрядного деления частное записывается последовательно в регистр и продвигается в сторону старших разрядов со сдвигом на один разряд. Для последовательной записи частного в регистр подается разрешающий сигнал сдвига на один разряд на шину 25. Триггер управления 18 устанавливается в исходное нулевое состояние подачей сигнала на вход 27. Частное подается на информационный вход устройства 22. Учитьшая исходное состояние триггера управления 18, первоначально вырабатывается сигнал записи и сдвига для четных (нечетных) разрядов, т. е. во второй разряд записывается старший разряд частного. По второму временному такту, поступающему на шину 23, происходит перепись информации в основной регистр, а триггер управления переключается по счетному входу в единичное состояние. В следующий цикл обработки информации вырабатывается сигнал записи и сдвига для нечетных разрядов, т. е. второй старший разряд частного записывается в первый разряд устройства. В третьем цикле происходит сдвиг четных разрядов влево на два разряда (в описываемом примере второй разряд переписывается з четвертый) и одновременно записывается очередной разряд частного во второй разряд устройства. В четвертом цикле происходит сдвиг нечетных разрядов (т. е. первый разряд переписывается в третий) и одновременно записывается четвертый старший разряд частного в первый разряд устройства. Таким образом за п двухтактных циклов частное записывается в п-разрядный регистр. Для последовательной вьщачи числа триггер управления 18 устанавливается в исходное нулевое состояние, что обеспечивает выдачу числа, начиная со старших разрядов. Во втором цикле к блоку последовательной выдачи подключается второй старший разряд регистра. Таким образом, на информационном выходе устройства 22 формируется последовательный код шсла. Если устройство содержит нечетное количество разрядов, то потенциальные входы логических элементов И 11 и И 13 подключают соответственно к нулевому и единичному входам триггера управления 18, что обеспечивает работоспособность устройства, при этом шины 14 и 20 меняют свое название на противоположно Предлагаемые схемные соединения в устройстве сдвига позволяют отказаться от цепей сдвига на один разряд, т. е. логическая схема сдвига информации упрощается в два раза, крю ме того расширяются функциональные возможности цепей сдвига и повышается быстродействие по сравнению с последовательным регист ром сдвига множителя. Формула изобретения Устройство для сдвига, содержащее основной и вспомогательный п-разрядные регистры памяти, триггер управления, шины синхронизации и управления записью и сдвигом, причем выходы разрядов вспомогательного регистра памяти подключены к информационным входам одноименных разрядов основного регистра памяти, выход i-ro i l-(n-2) разряда основного ре гистра памяти ПОДКЛЮЧИ к информа1ллонному входу (i+2)-ro разряда вспомогательного регистра памяти, синхрюнизирующие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены к шине управления записью в основной регистр памяти, отличающееся тем, что, с целью 301рощения устройства, оно содержит логический блок последовательной записи числа, состоящий из двух элементов И, логический блок по следовательной вьщачи числа, состояш й из двух элементов И, выходы которых подключены ко входам элемента ИЛИ, и коммутатор сигналов записи и сдвига, состоящий из трех элементов И и двух элементов ИЛИ, причем первые входы элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к выходам соответственно первого и второго элементов И, а вторые входы - к выходу третьего элемента И, шина синхронизации сигналов записи и сдвига подключена к первым входам элементов И коммутатора сигналов записи и сдвига, шина управления сдвигом на один разряд - ко вторым входам первого и второго элементов И коммутатора сигналов защси и сдвига и к первым входам элементов И в логическом блоке последовательной записи числа, цщна управления сдвигом на два разряда подключена ко второму входу третьего элемента И в коммутаторе сишалов записи и сдвига, нулевой выход триггера управления подключен к третьему входу второго элемента И в коммутаторе сигналов записи и сдвига рторому входу первого элемента И в логическом блоке последовательной записи числа и первому входу первого элемента М в логическом блоке последовательной выдачи числа, единичный выход .триггера управления подключен к третьему входу первого элемента И в коммутаторе сигналов записи и сдвига, второму входу второго элемента И в логическом блоке последовательной записи числа и первому входу второго элемента И в логическом блоке последовательной выдачи числа, третьи входы элементов И в логическом блоке последовательной записи числа подключены к .информационному входу устройства, выход первого элемента И - к информационному входу второго, а выход второго элемента И - к информационному входу первого разряда вспомогательного регистра памяти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к синхронизирующим входам соответственно нечетных и четных разрядов вспомогательного регистра памяти, выходы четного и нечетного разрядов с наибольшими номерами в основном регистре памяти подключены ко вторым входам соответственно первого и второго элементов И в логическом олоке последовательной вьщачи числа, выход элемента ИЛИ в блоке последовательной выдачи числа подключен к информационному выходу устройства. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР W 396719, кл. G 11 С 19/00. 05.01.71. 2.Авторское свидетельство СССР N 337825, кл. G 11 С 19/00, 07.01.71 (npoTOiwi).