Устройство для сдвига информации Советский патент 1983 года по МПК G11C19/00 

Изобретение относится к цифровой вычислительной технике и может быть использовано как составная часть арифметико-логического устройства или как регистр сдвига в дискретных устройствах автоматики. ; .Известно устройство прследова-. тельного сдвига ин формации, выполненно.е на потенциальных логических элементах и содержащее по три тригге ра в каждом разряде .13.

Недостаток устройства - йеэконо:мичное использование оборудования.

Известно устройство для сдвига, содержащее основной и вспомогательный п-раэрядные регистры памяти,. тр иггер управления, шины синхронизации управления записью и сдвигом, причем выходы разрядов вспомогательного регистра подключены к информационным входам одноименных разрядов основного регистра памяти, виход j-ro (j 1 , ,.. ,п-2) разряда основного регистра памяти подключен к информационному входу (j-f2)-ro разряда вспомогательного регистра памяти, синхронизирующие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены

к шине управления записью в основном регистре памяти f23.

Наиболее близким к предлагаемому является устройство для сдвига, содержащее основной и вспомогательный, п-разрядные регистры памяти, триггер управления, шины синхронизации и управления записью и сдвигом, причем выходы разрядов вспомогательного регистра памяти подключены к информационным входам одноименных разрядов основного регистра памяти, синхронизирующие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены к шине управления записью в основной регистр памяти, при этом устройство содержит блок последовательной записи числа, состоящий из двух элементов И, логический блок последовательной выдачи числа, состоящий из двух элементов И, выходы которых подключены к входагд элемента ИЛИ,и. коммутатор сигналов записи и сдвига, состоящий из трех элементов И и двух элементов ИЛИ, причем первые входы элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к выходам, соответственно первого и вторюго . элементов И, а вторые входы - к выходу третьего элемента И, шина синхронизации сигналов записи и сдвига подключена к первым входам элементов И коммутатора сигналов записи и сдвига, шина управления сдвигом на один разряд - к вторым входам перво го и второго элементов И коммутатора сигналов записи и сдвига и к пер вым входам элементов И в логическом блоке последовательной записи числа шина управления сдвигом на два разряда подключена к второму входу третьего элемента И в кo /lмyтaтope сигналов записи и сдвига, нулевой |выход триггера управления подключен к третьему входу второго элемента И в коммутаторе сигналов записи и сдви га, к второму входу, первого элемента И в логическом блоке последовательной записи числа и к первому входу первого элемента И в логическом блоке последовательной выдачи числа,. единичный выход триггера управления подключен к третьему вхо ду первого элемента И в коммутаторе сигналов записи и сдвига, второму входу второго элемента И в логическом блоке последовател1,ной записи числа и к первому входу второго эле мента И в логическом блоке последовательной выдачи числа, третьи вход элементов И в логическом блоке после довательной записи числа подключены информационному входу устройства, выход первого элемента И - к информа ционному входу второго, а выход второго элемента И - к информационному входу первого разряда вспомогательно регистра па1мяти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены синхронизирующим входам соответствен но нечетных и четных разрядов вспомо гательного регистра Пс1мяти, -выходы четного и нечетного разрядов с наибольшими номерами в основном регистр памяти подключены к вторым входам со ответственно первого и второго элементов И в логическом блоке последовательной выдачи числа, выход элемен та ИЛИ в блоке последовательной выдачи числа подключен к информацион ному выходу устройства ГЗ. Недостатком этих устройств являют ся их ограниченные функциональные возможности, связанные с невозможностью выполнения операций логическо го сложения и логического умножения параллельной записи информации. Цель изобретения - расширение фун кциональных возможностей устройства путем параллельной записи информации и реализации логического сложения и умножения. Поставленная цель достигается тем что устройство для сдвига информации содержащее регистр, узел управления, входные элементы И и выходные элементы И, ИЛИ, причем каждый разряд регистра содержит два триггера, элементы И и НЕ, причем вход и выход элемента НЕ каждого разряда регистра соединены с первыми входами соответственно первого и второго элементов И этого же разряда регистра-, выходы которых соединены с входами первого триггера этого же разряда регистра, выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И этого же разряда регистра, выходы которых соединены соответственно с входами второго триггера этого же разряда регистра, прямые выходы вторых триггеров предпоследнего и последнего разрядов регистра соединены с первыми входами соответственно первого и второго выходных элементов И, выходы которых подключены к входам выходного элемента ИЛИ,выход которого соединен с информационным выходом устройства,первые входы первого и второго входных элементов И соединены с последовательным информационным входом устройства, узел управления содержит триггер, три элемента, И и два элемента ИЛИ, причем нулевой вход триггера узла управления соединен с первым входом установки в О устройства, а счетный вход - с входом синхронизации устройства, прямой и инверсный выходы триггера узла управления соединены с вторыми входами соответственно первого и второго выходных элементов И, прямой и инверсный выходы триггера узла управления соединены с вторыми входами соответственно первого и второго входных элементов И, третьи входы которых соединены с первыми входами первого и второго эле- . ментов И узла управления и входом управления сдвигом на один разряд устройства, вторые входы первого и второго элементов И узла управления соед инены соответственно с прямым и ингверсным выходами триггера узла управJ eния, третьи входы первого и второго элементов И узла управления соединены с тактовым входом устройства и первым входом третьего элемента И узла управления, выход которого соединен с первыми входами первого и второго элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, выходы первого и второго элементов ИЛИ узла управления соединены с вторыми входами вторых элементов И соответственно нечетных и четных разрядов регистра, вторые входы третьих и четвертых элементов И разрядов регистра соединены со счетным входом триггера узла управления, дополнительно содержит п элементов И первой группы.

(n-2) элементов Н второй группы, п элементов ИЛИ группы, а также в узел управления дополнительно введены два элемента И и пять элементов ИЛИ, причем первый вход i-ro элемента И перво группы (i 1 , . . . , п , где п - разрядност регистра) соединен с входом соответствующего разряда параллельного информационного ввода, первый вход j-ro элемента И второй группы (,..., п2) соединен с пряглым выходом второго триггера j-ro разряда регистра, выход каждого элемента И первой группы соединен с первым входом соответствующего элемента ИЛИ группы, вторые входы первого и второго элементов ИЛИ группы соединены с выходами первого и второго входных элемейтов И, второй вход К-го элемента ИЛИ группы (к 3, ...,п) соединен с внходом (К-2)-го элемента И второй группы, выходы элементов ИЛИ группы соединены с входами элементов НЕ соответствующих разрядов регистра, первые входы четвертого и пятого элементов И узла управления соединены с первым входом третьего элемента И узла управления, 1 второй вход которого соединен со входом команды логического умножения устройства и первым входом третьего элемента ИЛИ узла управления второй вход пятЬго элемента И узла управления соединен с входом команды логического сложения и вторым входом четвертого элемента И узла управления, выход которого соединен с первыми .входами четвертого и пятого элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, третьи входы первого, второго, четвертого и пятого элементов ИЛИ узла управления соединены с выходом третьего элемента И узла управления, второй вход которого соединен с выходом шестого элемента ИЛИ узла управления, первый вход которого соединен с вторым входом устанойки в О устройства, второй вход шестого элемента ИЛИ узла управления соединен с входом управления сдвигом на два разряда и первым входом седьмого элемента ИЛИ узла управления, выход которого соединен с вторкфли входами элементов И второй группы, третий вход ыестого элемента ИЛИ узла управления соединен С входом команды параллельной записи устройства и третьим входом третьего элемента ИЛИ узла управления, выход которого соединен с вторыми входами элементов И первой группы, выходы четвертого и пятого элементов ИЛИ узла управления соединены с вторыми входами первых элементов И соответственно нечетных и четных разрядов регистра второй вход седькюго элемента. иЛИ узла управления соединен |

с входом управления сдвигом на один разряд устройства.

На чертеже представлена схема устройства.

Устройство содержит регистр 1, узел 2 управления, входные элементы И 3 и 4,,выходные элементы И 5 и 6, ИЛИ 7, элементы И 8 первой группы, элементы И 9 второй группы,элементы ИЛИ 10 группы.

Каждый разряд регистра 1 содержит триггеры 11 и 12, элементы И 1316, элемент НЕ 17.

Уэел 2 управления содержит триггер 18, элементы И 19-23, ИЛИ 24-30.

Выход элемента 7 соединен с информационным выходом 31 устройства. Последовательный информационный вход 32 устройства соединен с входами элементов И 3 и 4. Первый вход 33 установки в О устройства соединен с нулевым входом триггера 18, счетный вход которого соединен с входом 34 синхронизации устройства. Параллельный информационный вход 35 соединен поразрядно с входами элементов И 9. Вход 36 команды логического умножения соединен с входами элементов И 2 3 и ИЛИ 30. Вход 37 команды логическог сложения соединен с входами элементов И 22 и ИЛИ 30. Второй вход 38 установки в О устройства соединен с входом элемента ИЛИ 28. Вход 39 управления сдвигом на два разряда соединен с входом элемента ИЛИ 28 и входом элемента ИЛИ 29. Вход 40 команды параллельной записи соединен ip входом элемента ИЛИ 28 и входом iэлемента ИЛИ 30. Вход 41 управления сдвигом на один разряд устройства |соединен с входами элементов И 19 и 20, входом элемента ИЛИ 29 и входами элементов И 3 и 4. Тактовый вход 42 соединен с входами элементов И 1923. Выходы элементов ИЛИ 25, 27, 26 н 24 соединены с иинами 43, 44, 45 и 46 записи и сдвига информации для нечетных и четных разрядов регистра 1 соответственно.

Устройство при выполнении различных операций работает следующим образом.

Привыполнении операции сдвига на два разряда на вход 39 подается сигнал разрешения сдвига на два разряда. Командный импульс подается на тактовый вход 42 и проходит через элементы И 21, ИЛИ 24-27, осуществля сдвиг на два разряда одновременно ченых и нечетных разрядов, поскольку элементы И 8 получают потенциальное разреиение от входа 39 через элемент ИЛИ 29. В младшие разряды регисра 1 при этом записываются нули. Вторым тактовым импульсом, поданным на вход 34, сдвинутая информация переписывается из триггеров 11 в триггеры 12. При выполнении сдвига на один разряд для последовательной записи в регистр 1 подается разрешающий сигна сдвига на один разряд на вход 41. Триггер 18 устанавливается в исходное нулевое состояние подачей сигнала на вход 33. Операнд подается на информационный вход 32. Учитывая исходное состояние триггера 18, первоначально вырабатывается сигнал записи и сдвига для нечетных (четных) разрядов, т.е. в третий разряд записывается старший разряд операнда, при этом тактовый импульс с входа 42 проходит через элементы И 20, ИЛИ 25 и 27. По второму временному такту, поступающему на вход 34, происходит перепись информа ции из триггеров И в триггеры 12, а триггер 18 переключается по счетному входу в единичное состояние, в следующий цикл обработки информации выг рабатываются сигнгшы записи и сдвига для четных разрядов, т.е. второй старший разряд операнда записывается в четвертый разряд устройства,- при этом тактовый импульс с входа 42 про ходит через элементы И 19 и ИЛИ 24 и 26. В третьем цикле происходит сдвиг нечетных разрядов влево на два разряда (в нашем примере третий разряд переписывается в первый) и одновременно записывается очередной разряд операнда в третий разряд регистра-1 В четвертом цикле происходит сдвиг четньох разрядов (т.е. четверты разряд переписывается во второй) и одновременно записывается четвертый разряд операнда в четвертый разряд регистра 1. Сдвиг и запись информации происходят через элементы И 8 и ИЛИ 10, |которые получают соответствующее потенциальное разрешение от триггера 18 и от входа 41 непосредственно или через элемент ИЛИ 29. Из рассмотренного примера видно, что за п двухтактных циклов операнд записывается в п-разрядный регистр. Для последовательной выдачи числа триггер 18 устанавливается в исходно нулевое состояние, что обеспечивает выдачу числа, начиная со старших раз рядов. Во втором цикле к выходу 31 подключается второй старший разряд регистра 1. Таким образом, на информационном выходе 31 устройства формируется последовательный код числа. Если устройство содержит нечетное количестве разрядов, входы элементов И 19 и 20 следует подключить соответственно к нулевому и единичному выходам триггера 18. Это обеспечивае работоспособность устройства, при этом шины 43, 44 и 45, 46 меняют свое название на противоположное. Для параллельной записи информации в регистр 1 подается разрешающий сигнал на вход 40, который через элементы ИЛИ 28 и 30 поступает соответственно на элементы И 21 и 9. Записываемое число через вход 35 поразрядно поступает на вторые входы элементов И 9. Командный импульс, поданный на вход 42, проходит через элементы И 21, ИЛИ 24-27 и поступает на один из входов соответствующего элемента И 13 и 14, осуществляя парафазную запись информации. Для выполнения операции логического сложения подаётся разрешающий сигнал на вход 37. Тактовый импульс, поданный на вход 42, проходит через элементы И 22, или 26 И 27 и поступает по шинам 43 и 45 только на единичный вход триггеров 11, т.е. на элементы И 13, осуществляя запись только единиц в соответствующие разряды. Разрешение для параллельного поступления входной информации через элементы И 9 формируется сигналом с входа 37 через элемент ИЛИ 30. Предположим, что в регистре 1 находится число XlsllOl, а по информационному входу 35 поступает число . От тактового импульса срабатывают элементы И 13 во втором и третьем разрядах, а в первом и четвертом разрядах разрешение имеют элементы И 14, однако импульс записи на эти элементы не поступает и эти разряды регистра 1 не переключаются, т.е. сохраняют свое исходное состояние. Таким образом, выполняется операция X3 X1VX2 110/S/0110 1111. При выполнении операции логического умножения необходимо обеспечить запись только нулей в соответствующие разряды регистра 1. Например, если , а , ХЗ Х1ЛХ2 1101Л Лб110 0100. Следовательно, в первый и четвертый разряды необходимо записать ноль, а второй и четвертый разряды оставить Ьез изменения. Для выполнения этой операции подается резрашеющий сигнал на вход 36. Тактовый импульс от входа 42 проходит через элементы И 23, Или 24 и 25 и поступает по шинам 44 и 46 на элементы И 14, осуществляя запись только нулей в соответствующие разряды регистра 1. В нашем примере ноль записывается в первый и четвертый разряды. Разрешение для элементов И 9 формируется сигналом с входа 36 через элемент ИЛИ 30. Для установки регистра 1 в О подаются сигналы на входы 42 и 38. Возможны и другие варианты выполнения этой операции, например вход 38 можно подключить к элементагл ИЛИ 2 4 и 27. В любом случае в триггерах регистра 1 не требуется отдельного входа установки в О, что позволяет сэкономить, как минимум, один элемент НЕ на каждый разряд регистра Схег/1ные соединения в устройстве позволяют расширить его функциональные -возможности за счет дополнительных операций параллельной записи, ло гического сложения, логического умножения и установки в О. Формула изобретения Устройство для сдвига информации, содержащее регистр, узел управления, входные элементы И и выходные элемен ты И,- ИЛИ, причем каждый разряд регистра содержит два триггера, элемен ты И и НЕ, причем вход и выход элемента НЕ каждого разряда регистра со единены с первыми входами соответственно первого и второго элементов И этого же разряда регистра, выходи ко торых соединены с входами первого триггера этого же разряда регистра, выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И этого же разряда регистра, выходы которых соединены соответственно с входами второго тpиггepia этого же разряда регистра, пря№ле выходы вторых триггеров предпоследнего и последнего разрядов регистра соединены с первыми входами соответственно первого и вто рого выходных элементов И, выходы которых подключены к входам выходного элемента 1ШИ, выход которого соединен с информационным выходом устройства, первые входы первого и второго входных элементов И соединены с последовательным информационным входом устройства, узел управления содержит триггер, три элемента И и дв элемента ИЛИ; причем нулевой вход триггера узла управления соединен спервьш входом установки в О устрой ства, а счетный вход - с входом синхронизации устройства, прямой и инверсный выходы триггера узла управле ния соединены с вторыми входами соответственно первого и второго выход ных элемёнтов И, прямой и инверсный выходы триггера узла управления сое шине ны с вторыми входами соответственно первого и второго входных эле ментов И, третьи входы которых соединены с первыми входами первого и второго элементов И узла управления и входом управления сдвигом на один разряд устройства, вторые входы первого и второго элементов И узла управления соединены соответственно с прямым- и инверсным выходами триггера узла управления, третьи входы первого и второго элементов И узла управления соединены с тактовым входом, устройства и первым входом третьего элемента И узла управления, выход которого соединён с первыми входами первого и второго элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, выходы первого и второго элементов ИЛИ узла управления соединены с вторыми входамивторых элементов И соответственно нечетных и четных разрядов, регистра, вторые входы третьих и четвертых элементов И разрядов регистра соединены со счетным входом триггера узла управления, отличающееся тем, что, с целью расширения- функциональных возможностей устройства путем параллельной записи информации и реализации логического сложения и умножения, устройство дополнительно содержит п элементов и первой группы, (п-2) -элементов И второй группы, п э-лементов ИЛИ группы, а также в узел управления дополнительно.введены два элемента И и пять элементов ИЛИ, причем первый вход i-го элемента И первой группы (i 1, ... , п , где п разрядность регистра) соединен с входом соответствующего разряда параллельногчэ информационного ввода, первый вход элемента U второй, группы ( ...,п-2) соединен с прямым выходом второго триггера -го разряда регистра, выход каждого эле-, мента И первой группы соединен с первым входом соответствующего элемента ИЛИ группы, вторые входы первого и второго элементов ИЛИ группысоединены с выходами первого и второго входных элементов И, второй вход К-го элемента ИЛИ группы 1К 3,...п) соединен с выходом (и-2)-го элемента И второй группы, выходы элементов ИЛИ группы соединены с входами элементов НЕ соответствуивдих разрядов регистра, первые входы четвертого и пятого элементов И узла управления соединены с первым входом третьего элемента И узла управления, второй вход пятого элемента И узла управления соединен с входом команды логического умножения устройства и первым входом третьего элемента ИЛИ узла управления, второй вход которого соединен с входом команды логического сложения и вторым входом четвертого элемента И узла управления, выход которого соединен с первыми входами четвертого и пятого элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второfo элементов И узла управления, третьи входы первого, второго, четвертого и пятого элементов ИЛИ узла управления соединены с выходом третьего элемента И узла управления,второй вход которого соединен с выходом шестого ..элемента ИЛИ узла управления, первый вход которого соединен с вторым входом установки в О устройства, второй вход шестого элемента ИЛИ узла управления соединен с входом управления сдвигом на два разряда и первым входом седьмого элемента ИЛИ узла управления, выход которого соединен с вторыми входами элементов .И второй группы, третий вход шестого элемента ИЛИ узла управления соеднтг йен с входом команды параллельной записи устройства и третьим входом третьего элемента ИЛИ узла управления, выход которого соединен с вторыми

входами элементов И первой группы, выходы четвертого н пятого элементов ИЛИ узла управления соединены с вторыми входами первых элементов И соответственно нечетных и четных рарядов регистра второй вход седьмого элемента ИЛИ узла управления соединен с входом управления сдвигом на один разряд устройства.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР 396719, кл. G 11 С.19/00, 1971.

2.Авторское свидетельство СССР 337825, кл. G 11 С 19/00, 1971.

3.Авторское свидетельство СССР

723570, кл. G 06 F 7/52, 1975 (пртотип) .