Коммутируемый цифровой коррелятор Советский патент 1980 года по МПК G06F17/15 

1

Изобретение относится к спецкализиро ванным средствам вычиспитепьной тахни- ки, в частности к области цифровых скс- тем связи и автоматической обработки данных. Оно может быть использовано при разработке цифровых телеметрически.х систем связи с использованием для сцн- .хронизацки кодов большей длины.

Известен коррелятор на дискретных элементах, позволяющий получить значение автокорреляционной функции l. Это устройство содержит схемы задания значений разрядов кодов, разрядные схемы совпадений (несовпадений), счетчики числа совпадений (несовпадений) разрядов принимаемой кодовой комбинации с заданной кодовой комбинацией (КК). Быстродействуюшие корреляторы, используемые дпя синхронизации кодов большой длины и учитьшаюшие степень искажения искомой КК, обладают большим аппаратурным объемом, что обусловлено необходимостью проведения обработки каждой очередной

h-разрядной выборка текущего сигнала (где п- длина КК).

Наиболее близким к изобретению является ;коррапяционное устройство, содержащее регистр сдвига, аход которого соединен с входом синхронизации коррелятора, а выходы подключены к аходам дешифратора начального состояния, многовходовый элемент ИЛИ и Y -каналов, каждый из которых содержит первый счетчик и элемент неравнозначности, первый вход которого соединен с входом коррелятораИ.

Недостатком этого коррелятора является наличие П каналов (в каждом канале схема равнозначности, канальный счетчик, канальный дешифратор), занятых в большинстве случаев избыточным обсчетом выборок текуш.его сигнала, не являющихся искомой КК,

Целью изобретения является упрощение коррелятора.

Достигается это тем, что в коррелятор введены счетчик циклов и в каждый каиал две группы элементов И, триггер. 37 два дешифратора, регистр, элемент задержки, элемент ИЛИ, три элемента И, причем первый вход счетчика циклов сое динен с входом синхронизации корреяято ра, второй - с выходом дешифратора начального состояния, выходы счетчика циклов подключены соответственно к пер вым входам элементов И первой группы каждого канала и к первой группе соответствующих входов первого дешифратора каждого канала, вторая группа входов ко торого соединена с соответствующими выходами регистра и с входами второго дешифратора, выходы которого подключе ны к первым входам соответствующих элементов И второй группы, вторые входы которых соединены с соответствующи ми вьрсодами регистра сдвига, вькоды элементов И второй группы подключены к соответствующим входам элемента ИЛ выход которого соединен с вторым вхо- дом элемента неравнозначности, вьскод которого соединен с первым входом первого элемента И, выход которого подклю чен к первому входу первого счетчика, второй аход которого соединен с выходом первого дешифратора, с первым входом триггера и с соответствующим входом многоаходового элемента ИЛИ, второй аход триггера соединен с выходом первого счетчика, а третий подключен к выходу второго элемента И, первый выход триггера соединен с вторым аходом первого элемента И, с первым входом третьего элемента И, и свходом элемен та задержки, выход которого подключен к -соответствующим аходам первого дещифратора, второй выход триггера подключен к первому аходу второго элемента И и к вторым входам элементов И первой группы, вторые входы второго и третьего элементов И соединены с аходом синхронизации коррелятора, В этом корреляторе можно вьщелить общую часть, представленную регистром сдвига с эталоном КК, объединяющим многовходовым элементом ИЛИ, дешифра тором начального состояния, а также вновь введенным счетчиком цикла, и коммутируемыми каналами обсчета. Такие каналы представляют собой aJEiTOHOM- но управляемые блоки, производящие фазирование эталонной КК относит8Л ьно. обрабатываемой выборки текущего сигна ла, вычисление И5шерсной автокорреляционной функции, регулирование очередности подключения каналов. Каждый из каналов содержит функционально анало4гичные прототипу счетчик к элемент неравнозначности, 8 вновь введенные регистр памяти состояния каЕ1ала, первый дешифратор начала эталона КК, второй дешифратор коща обсчета, триггер, первую группу элементов И записи, вторута группу элементов И пропуска, три элемента И, элемент задержки и элемент ИЛИ. На чертеже представлена схема предлагаемого коммутируемого цифрового коррелятора. Устройство содержит регистр сдвига 1 с дешифратором 2 начального состояния, счетчик 3 цикла (к-разрядный-Ъчетчик емкостью m ), многовходовой { hiвходов) элемент ИЛИ 4 { Ж - число каналов обсчета в корреляторе) В состав коррелятора входят также m кана обсчета, каждый из которых содержит разрядный регистр 5 памяти состояния канала, первую группу элементов И 6 (К-элементов) записи, дешифратор 7 начала эталона КК,. представляющий собой совокупность И к входовых элементов , И, дешифратор 8 конца обсчета, представляющий собой совокупность к - двухвходовых элементов И, элеме-лт И 9 пропуска п - входовый элемвЕп- ИЛИ 10, элемент неравнозначности 11, элемент И 12 обсчета, счетчик 13 (пороговый, емкостью е, где е - число допустимых искажений в искомых КК), триггер 14 управления каналом, элемент И 15 блокировки, элемент И 16 прохода, элемент 17 задержки (время задержки 1 тактов текущего сигнала). Вход кольцевого регистра сдвига 1, счетчика цикла 3, а также первые входы элементов И 15 и И 16 первого из каналов обсчета коррелятора связаны с входом 18 синхронизации коррапятора, синхронного с текушлм сигьалом, П -разр5здных выходов кольцевого регистра сдвига 1 заведены на дешифратор 2. начального состояния, а также на первые входы соответствующих элементов И пропуска 9 каждого канала обсчета, на вторые входы которых поступает сигнал от дешифратора 7 начала эталона КК, Выход дешифратора начального состояния 2 связан с установочным аходом счетчика циклов 3, Выходы к - разрядов счетчика цикла 3 заведены на первую группу входов дешифратора 8 конца обсчета и на первые аходь соответствующи.х элементов И 6 записи каждого канала обсчета, на вторые входы которых поступает

573

сигнал от триггера .14 управления каналом. Этот же сигнал поступает на второй вход элемента И 15 блокировки. Разрядные выходы регистра 5 памяти состояния канала заведены на дешифра- тор 7 начала эталона КК к на вторую группу входов дешифратора 8 конца обсчета. Выходы элементов И пропуска заведены на элемент ИЛИ, выход которого связан с вторым входом элемента нерав- нозначности 11, На первый его вход в каждом из каналов поступают по вход ной шике 19 посылки текущего сигнала. Выход элемента, неравнозначности 11 связан с первым входом элемента И 12 обсчета, на второй вход которого заведен сигнал от триггера 14 управления. Выход элемента И 12 обсчета связан с входом счетчика 13, выход которого заведен на первый вход триггера 14 управ ления, г.а второй вход которого поступает сигнал ot элемента И 15 блокировки. Выходы триггера 14 управления связаны также с вторым входом элемента И 16 прохода, и через элемент задержки 17-с управляющим входом дешифратора 8 конца обсчета. Выход 2О элемет-а И 16 прохода заведен на первые входы элемента И 15 блокировки и элемента И 16 прохода следующего по структуре схемы коррелятора канала обсчета. Выход д&шифратора 8 конца обсчета связан с первым входом триггера 14 управлений, с установочным входом счетчика 13, а также с одним из ЦП входов элемента ИЛИ 4, выход 21 которого является выходом коррелятора.

Коррелятор работает следутоишм образом. Перед началом работы в кольцевой регистр сдвига 1 записывается заданная КК,которая впоследствии циркулирует синхронно с частотой текущего сигнала. Состояние данного регистра 1 считьшает- ся дешифратором 2 начального состояния, который выдает импульс в тот такт, когда первый разряд эталона КК занимает первый разряд регистра 1. Этот импульс используется для начальной установки счетчика циклов 3, ПотендиальнЬе состояние этого счетчика поразрядно считывает ся через элементы И J6 записи в регистры 5 памяти состояния канала. В каждом из каналов обсчета на элементы И 6 записи поступают потенциалы сгг тригера, 14 управления таким образом, что на работающем канале элементы И 6 блокируются, а на свободном элементе И 6 записи транслируют состояние счет46

чика цикла 3 в регистр 5 памяти состояния канала. Данный регистр связан с дешифратором 7 начала эталона КК, который на свободном канале с каждым тактом поочбредно смешает разрешающий потенциал на тот элемент И 9 пропуска, на котором ifpKcyTCTByeT первый разряд

эталона КК, полученный с регистра 1. На работающем канале дешифратор 7 фиксирует разрешающий потенциал на период обсчета на том из элемеьгтов И 9 пропуска, на котором в начале работы канала присутствовал первый разряд эталона КК. В работающем канале эталон через открытый элемент И 9, элемент ИЛИ 1О поступает поразрядно, начиная с первого разряда, на элемент неравнозначности 11, на который также постоянно заведен текущий сигнал по шине 19. Элемент 11 выдает счетный импульс при несовпадении разряда эталона КК с посьшкой текущего сигнала. Счетные импульсы через открытый регистр 14 управления элемент И 12 обсчета поступают на пороговый счетчик 13. В случае, когда счетчик 13 переполнился до истечения полного периода обсчета ( П тактов), становится очевидным, что данная выборка из текущего сигнала не является, искомой КК либо это КК, пораженная искажениями, число которых превысило допустимый порог е,. При этом опрокидьшается триггер 14 управления режимом канала, и пороговый счетчик 13 обнуляется. Опрокидывание триггера 14 в данном случае означает переход канала обсчета в режим свободен. При этом открываются элементы И 6 записи, закрывается элемент И 12 обсчета, а также блокируется дешифратор 8 конца обсчета. Дешифратор 8 выдает импульс, опрокидьшающий триггер 14 управления в случае, когда по истечении полного периода обсчета не произошло переполнения порогового счетчика 13, т.е. выборка из текущего сигнала является искомой КК с допустимым числом, искажений либо является ее имитацией. Такой импульс дешифратор 8 выдает на Vl +1-ом такте от начала периода обсчета, при этом опрокидьшается триггер 14 управлениями канал переходит в режим свободен, обнуляется пороговый счетчик 13, а также через элементы ИЛИ 4 выдается сигнал есть КК по шине 21. При пэраходе канала в режим занят (период обсчета), что соответствует обратному опрокидьюанию 7 триггера 14, разрешающий потенциал от данного триггера на дйагнфрптор 8 конца обсчЕп-а поступает tjepeo элементы задержки 17, чтобы не заблокир)ват начала периода обсчета, Режим канала обсчета определяется состоянием триггера 14 управления. Этот же триггер совместно с элементами И 15 и И 16 определяет порядок занятия данного канала в ряду из каналов обсчета Занятие свободного канала происходит от сигнала тактовой частоты, причем посл&зуюткй, по построению схемы коррелятора, канал имеет бапее низкий приоритет, Импульсы тактовой частоты поступают на эае- ЫСенты И 15 и И 16 первого из tri каиапов, ЕСЛИ данный канал занят, то за- Kpbrtbtfi элемент И 15 блокировки препятствует воздействию тактового сигНс - ла ia триггер 14 управления, а открьа- тый элемент И 16 прохода пропуска эт этот сигнал, по шине 2О на последукшие каналы Если данный канал свободэкэ то через открытый элемент И 15 бпокировки тактовьШ импульс опрокидывает триггер 14 управления данным каналом и, в то же время5 закрытый элемент И 16 про.хода препятствуе1 пропуску это го импульса на последующие каналь5, При изменении режима канала со боден на занятна создаются условия для обсчета очередной выборки текуи..его сигнала следующим свободным каналоки Сокращение аппаратурного объема ко релятора становится возмомсным за счет ускорения процесса обработки выборки (обсчет менеО; чем за Т, тактов для большинства случаев) и переключени.я освободившихся каналов на работу пс вьгборкам текущего кансла, Ус;.к.о- рение обсчета достигается путем вышсления инверсной автокорреляционной фушохинв то есть подсчета числа несовпа дений при сравнении эталонной КК и вы- борки текущего сигналЯа и прекра.ш.ения ооработки данной выборки при превышении числом зафиксированных несовпадени значения установленного порога допусти мых искажений в искомой КК, При этом можно утверждать что обработанкая вы борка не является искомой КК, и уста- новив в исходное состояние канал обсче. та, выставить его в очередь каналов,, Глотовых Ш1Я обрабатки новьС; выборок т кущего сигнала Условиек- обнаруженяя КК в текущем сигнале является наличие в корреляторе свободного канала обсч& та для каждой вновь поступающей посьшгш. 8 Необходимое число каналов обсчета гп следует рассчитывать исходя из требовааий на на.де/кнос ть синхронизации, задаваясь вероятностью пропуска КК, Для КК, построенных на основе псевдогиумовой последовательности, число т можно определить иЗ следующей форк-гулы Ж ПРТКК где р заданная вероятность пропуска КК; необходимое число каналов обсчета; число допустимых искажений в принятой КК; ожидаемая частость появления КК в текущем скгнале. Цель, поставленная в изобретении, достигается схем;ным усложнением каналов обсчетаг куда, в отличие от прототипа, вновь введены регистр состояния, дешифраторь начала эталона КК и конца обсчета, триггер управления, элементы И записи, пропуска, блокировки, прохода, обсчета, элемент задержки, объединяющий элемент ИЛИ- Несмотря на сокращение емкости порогового счетчика (так как е4, «W) н отсутствие канального дешифратора состояния счетчика схема канала обсчета расщирилась. Однако уменьщение числа каналов обсчета с И до hi позволяет сократить аппаратурный объем коррелятора в целом. Так, например, построение коррелятора прототипа при Ц 20 к е 2 требует около 23О корпусов микрос.хем серии 130 (133,136), Комкгутируемый коррелятор при тех же содерж:ащий 5 кана- е иС,10обсчета, обе надежность печивает ингхронизацин приблизительно и состоит из 180 корпусов MHKfiocxeiA, Положительный от испол1.зования коммутируемого цифрового коррелятора увеличивается при применении длинных. КК (л 7 20) S ра линиях с .хорошей помехоза.щищенностью сиг-нала ( е К1 ) и сС о--. Формула изобретения Комментируемый цифровой коррелятор, содержалщй регистр сдвига вход котор1 го соединен со аходом синхронизации коррелятора а вькоды подключены ко аходам дешифратора начального состояния, многовходовой элемеш ИЛИ, и П Каналы5 какдьцл из которых содержит первый счэтчик и апомент неравнозначностИв первьШ вход которого соединен со входом коррелятора, с т л и ч а ю ш. и и с я TSMt что с целыо упрошЕния коррелятора,, в него введены счетчик циклов и в каждый канал: двэ группы И, триггере два дешифратора, регистр, элемент за.дерш1и, элемент ИЛИ, три элемента И. причем первый в.ход счетчика циклов сое ДИН8Н с атсодом синхронизации коррэпято- pas второй с выходом дешифратора начального состояния, выходы счетчика цик лов подключены соответственно к первьм входам элементов И первой группы, каждого канала и к первой группе соответст вуташих входов первого дешифратора каж-« дого канапа, вторая группа входов которо го соединена с соответствующими выхода ми регистра и с входами второго дешифратора, выходы которого подключены к первым входам соатветствующих элементов И второй группы, вторые входы кот-с- рьк соединены с соответствующими выходами регистра сдвига, выходы элементов И второй группы подключень к соот ветствуюшим входам элемента ИЛИз выход которого соединен с вторым входом элемента неравнозначностиа выход которого соединен с первым аходом нарвого 141О элемент -; ilj вьгход подключен к перпог.;у аходу первого счетчнка5 второй вход которого соединен с выходом первого дошнфр/ггот а, с первым входом триггера и с соответствующим входом многоЕСсодоЗого эл8ме1п:а ИЛИ, второй вход TpHrrsT-pn СООДНН9Н с выходом первого счетчика, а третий подключен к выходу второго элемента И, первый выход трр.ггера соединен с вторым входом первого элемента И с первым входом третьего элеме1 та И и со входом элемента за.иержкИа выход которого подклю чек к соотввтствуюишм входам первого даи;ифратора;, второй выход триггера попкьючэн к первом:/ входу второго элемента И и к вторым входам элементов И порвой группы8 вторые входы . второго и третьего элементов И соединены с входом синхронизации коррелятора. Источники и нформаци.и, попкят) во внимание при экспертизе i Авторское свидетельство СССР NO 463978, кл. G 06 F 15/34, 1972. 2г Авторское свидетельство СССР по заии;:е д 243о821/18 24. 15/34-5 1976 (прототип).