Устройство для сопряжения Советский патент 1980 года по МПК G06F3/04 

(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

Изобретение относится к области вычислительной техники и может быТь использовано для сопряжения вычислительнйх машин. (ВМ) через интерфейс вводавывоДа. Известны устройства для сопряжения ВМ (адаптер канал-канал) l , содержащие соединенные двусторонними связями блоки управления каналом и буферный накопитель, соединенный двусторонней связью с блоками управления каналом. Этот адаптер подключается к интерфейсам ввода-вывода двух ЭВМ и для каждой иЗ них является внешним устройством. Адаптер принимает и декодирует коман ды из обеих ЭВМ и настраивается на передачу данных в нужном направлении. Передающая ЭВМ посылает в адаптер коман ду записи, принимающая ЭВМ - команду чтения. Получив обе команды, адаптер посылает в интерфейс передающей ЭВМ запрос на прием байта данных - сигнал ин формация от абонента . Получив байт, сопровождаемый сигналом информация от к нала, адаптер помещает этот байт в свой буферный регистр и посылает сигнал .информация от абонента в интерфейс принимающей ЭВМ. Последняя уведомляет адаптер о приеме байта сигналом информация от канала. Затем запрашивается следующий байт и цикл повторяется. Передача . данных завершается специальным сигналом от любой из двух ЭВМ. Адаптер является симметричным устройством, любая из соединяемых им ЭВМ может быть передающей или принимаюцей. Но в каждой конкретной операции передача данных ведется в одном направлении. Недостатком этих устройств является их сложность и невысокая пропуская способность. Наиболее близким по своей технической сущности к изобретению является устройство l,2j для сопряжения, содержащее буферный регистр, подключенный входом к выходу первого элемента И-ИЛИ, два узла управления интерфейсом, входы которых являются соответствующими входами уст374ройства, два триггера, подкл}оченные первыми входами к выходам соответственно второго и третьего элемента И-ИЛИ, а вторыми входами - к выходам соответствукяцих элементов И, два элемента НЕ, соединенные входами с соответствующими входаМи устройства, а выходами - с nep-i выми входами соответственно второго и третьего элементов И-ИЛИ, вторые входы которых подключены ко входам раэноименНых элементов НЕ, третьи - к выходу чет вертого элемента И-ИЛИ, а четвертые - . соответственно к первым выходам второго и первого узлов управления интерфейсом первые выходы которых соединены с соответствующими входами четвертого и перво го элементов И-ИЛИ. Недостаток этого устройства состоит в низкой пропускной способности. Целью изобретения является повышение пропускной способности устройства. Поставленная цель достигается тем, что в устройство для Сопряжения, соДержа niee выходной буферный регистр, выход ко торого является информационным выходом устройства, Три элемента И-ИЛИ, узел уп равления первым интерфейсом, соединенный двусторонней связью с узлом управе.. ления вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход узла управления первым интерфейсом подкЛкэЧен к первому информационному входу устройства и первому входу первого элемента ИЧ1ЛИ, первый выход - ко второму входу перво.го элемента И-ИЛИ и первому входу второго элемента И-ЙЛИ, выход которого соединен с первым входом первого триггера, а вторые вход и выходк соответствующему входу и выходу первой группы управляющих входов и выходов устройства, выход первого триггера и вхо первого элемента НЕ подключены к соответствующим выходу и входу первой группы входов и выходов устройства, первый вход узла управления вторым интерфейсом Соединен со вторым информационным входом устройства и третьим входом первого элемента И-ИЛИ, первый выход - с четвертым входом первого элемента И-ИЛИ и первым входом третьего элемента ИИЛЙ, выход которого подключён к первом входу второго триггера, а вторые вход и выход - к сортветсгвукяним входу и выхо ду второй группы управляющих входов и выходов устройства, выход второго триггера и вход второго элемента .НЕ соединены с соответствукмцими входом и выхо1дом второй группы управля рших входов 1 и выходов устройства, введены выходной буферный регистр, элемент И, узел коммутации, причем выход первого элемента И-ИЛИ через входной, буферный регистр соединен с информационным входом элемента И, выход и управляющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммутаций, второй выход которого соединен с пятым fi шестым входами первого элемента И-ИЛИ, а третий выход - со вторыми входами второго и третьего элементов Й-ЙЛИ, третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла, коммутации и к выходу второго элемента НЕ и второму входу узла коммутаций, первый выход которого соединен с Четвертыми входами- второго и третьего элементов И-ИЛИ, третий вход - с первым выходом узла управления первым интерфейсом и пятым входом третьего элемента И-ИЛИ, а четвертый вход - с первым выходом узла управления вторым интерфейсом и пятым входом второго .элемента ИИЛИ, второй вход первого триггера и пятый вход узла коммутации подключен ко входу первого элемента НЕ, второй вход второго триггера и шестой вход узла коммутации Соединены со входом второго элемента НЕ. Кроме того, узел коммутации содержит три элемента И-ИЛИ, два одновибратора и триггеры занятости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены с третьим входом узла, а вторые входы - с четвертым входом узла, третьи и четвертые входы первого и второго элементов И-ИЛИ соединены соответственно с пятым и шестым вхоД1ами узла, а выходы -.соответственно со входом первого одновибратора, подключенного выходом к первому входу триггера занятости входного буфера и второму выходу узла, и с первым входом триггера занятости выходного буфера, второй вход которого подключен к выходу второго одновибратора, второму входу триггера занятости входного буфера и первому выходу узла, а выход - к третьему и четвертому входам третьего элемента И-ИЛИ, соединенного пятым и шестым входами соответственно с первым и вторым входами узла, выходом - со входом второго одновибратора, а седьмым и восьмым входами - с первым выходом триггера занятости входного буфера, вто,рой выход которого является третьим вы1x0дом узла. На чертеже представлена блок-схема /устройства, содержащая выходной буферный регистр 1, входной буферный регистр 2, узел 3 коммутации, узел 4 управления первым интерфейсом, узел 5 управления вторым интерфейсом, триггеры 6 и 7, о новибраторы 8 и 9, триггер 1О занятос ти входного буфера, триггер 11 занятос ти выходного буфера, элементы И-ИЛИ12 17, элемент И 18, элементы НЕ 19 и 2О. На чертеже также обозначены информационные входы 21 и 22 устройства, ин формационные выходы 23 и 24 устройства (шины 21 и 23 - канала и абонента первого интерфейса, а шины 22 и 24 от канала И абонента второго интерфейса), группы управляющих выходов 25 и 26 и входов 27 и 29 (пинии 25 управления от абонента первого интерфейса, линии 26 управления от абонента второго интерфейса, линия 27 управления от канала первого интерфейса, в том числе линия 28 ин формация от канала , а также линия 29 управления от канала второго интерфейса 29, в том числе линия 30 информация от канала , линия 31 сигнала управления передачей данных из первого интерфейса во-второй, линия 32 сигнала управления передачей данных из второго интерфейса в первый). Устройство работает следующим образом. Перед началом передачи данных триггеры 6, 7, 10, 11 сброшены, сигналь на линиях 28 И ЗО отсутствуют, на выходах элементов НЕ 19 и 2О - разрешающие потенциалы. Если задана передача данных в направлении, например, из первого интерфейса во второй, на линии 31 устанавливается разрешакяций потенциал, на линии 32 - запрещающий. Эти потенциалы сохраняются да конца операции. От потенциала на линии 31 срабатывает элемент И-ИЛИ 12 и устанавливается триггер 6. Выходной сигнал этого триггера поступает в -первый интерфейс в качест ве запроса на прием байта . В ответ на этот сигнал кандл ввода-вывода передающей ЭВМ устанавливает на шинах 21 байт данных, сопровождая его сигналом на линии 28. Последний сбрасывает триггер 6, а также переключает элемент 15, вследствие чего срабатывает одно&ибратор 8. В ответ на сброс триггера 6 через некоторое время снимается сигнал на линии 28. Выходной сигнал одновибратора 8 записывает байт с шин 21 в регистр |2 через элемент И-ИЛИ 14 (количество

748401 разрядов элемента И-ИЛИ 14 и элемента И 18 соответствует разряднос тй регистров 1 и 2). Этим же сигналом устанавливается триггер 10, одиночное состояние которого указывает, что в регистре 2 хранится байт данных. Аналогичную функцию выполняет и триггер 11, но по отношению к регистру 1, От единичного состояния триггера 10 и нулевого состояния триггера 11 срабатывает элемент 17 и затем одновибратор 9. Выходной сигнал последнего производит перепись байта из регистра 2 в регистр 1 через элемент И 18, а также .через элемент И-ИЛИ 13 устанагвливает триггер 7. Выходной сигнал этого триггера поступает во .второй интерфейс в качестве запроса на выдачу байта данных, который установился на шинах 24 с выхода регистра 1. Выходной сигнал одновибратора 9 также устанавливает триггер 11 и сбрасывает триггер 1О. Нулевое состояние последнего означает, что регистр 2 свободен и, следовательно, можно запрашивать с.ледуюший байт данных. Когда снимается сигнал на линии 28 и установ.ится разрешающий потенциал на выходе элемента НЕ 19, от потенциала с инверсного выхода триггера 10 сработает элемент И-ИЛИ 12 и . установится триггер 6. Реагируя на выходной сигнал триггера 7,. канал ввода-вывода принимающей ЭВМ считывает байт с шин 24 и подтверждает прием сигналом на линии ЗО. Этот сигнал сбрасывает триггер 7, проходит элемент И-ИЛИ 16 и сбрасывает триггер 11. Нулевое состояние последнего означает, что регистр 1 освободился и туда можно поместить следующий байт. Когда этот байт будет получен, то, как описано выше, он запишется в регистр 2 установится триггер 10, сработает одновибратор 9 и байт будет передан во второй интерфейс. Аналогично производится прием и выдача всех последующих байтов. Передача денных в противоположном направлении производится аналогичным образом. При этом на линии 32 установлен разрешающий потенциал, на линии 31 запрещающий и соответственно работают другие входы элементов И-ИЛИ 12-17. Таким образом, устройство обеспечиват большую пропускную способность по равнению с прототипом за счет того, что ринимающая и передающая стороны устойства работают параллельно во времени, . Причем передача пенных происходит на максимальной скорости каналов, соединяе,МЬ1Х устройством. Фор м у л а и а о б р е т ё и и я 1. Устройство для сопряжения, содержащее выходной буферный регистр, выход которого является информационным выходом устройства, три элемента И-ИЛИ, узел управления первым интерфейсом; соединенный двусторонней связью с уэлоМ управления- вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход узла управления первым интерфейсом под 1 слючён к первому информационному входу устройства и первому входу первого элемента И-ИЛИ, первыйвьтход - ко втброму входу первого элемента И-ИЛИ и первому входу второго элемента И-ИЛИ, вьгход когорого соединен с первым входоМ первого триггера, а вторые вход и выход - к соответствующему входу и выходу первой rjpynnbi управляющих входов и выходов устройства, выход первого триггера и вход первого элемента НЕ подключены к соотSeTCTBytoMHM выходу и входу первой входов и выходов .устройства, первый вход узла управления вторым интерфейсом соединен со вторым информационным входом устройства И Третьим входом первого элемента И-ИЛИ, первый выход - с четвёртым входом первого элемента И-ИЛИ и первым входом третьего элемента ИИЛИ,- выход которого подключен к первому Exoisy второго триггера, а вторые вход и выход - к соответствующим входу и выходу второй группы управляющих входов и выходов устройства, выход второго триг Гера и кход второго элемента НЕ соединены с соответствующими входом и выходом второй группы управлякадйхв:1бдОБ и BbixofloB устройства, отличающее с я тем, что, с целью повышения пропускной способности устройств а, В йёго введены вьгходной буферный регистр, элемент И, узел коммутации, причем выход первого элемента И-ИЛИ Через входной буферный регистр соединен с информационным входом элемента И, выход и управляющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммутаций второй выход которого соединен с пятым в шестым эходами первого элёмен748401

8 та И-ИЛИ, а третий выход - со вторыми входами второго и третьего элементов ИИЛИ, третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла коммутации и к выходу второго элемента НЕ и второму входу узла коммутации, первый выход которого соединен с четвертыми входами второго и TpeiTbero элементов И-ИЛИ, третий бход - с первым выходом узла управЛения первым интерфейсом и пятым входом третьего элемента И-ИЛИ, а четвертый вход-с первым выходом узла управления вторым интерфейсом и пятым входом второго элемента И-ИЛИ, второй вход первого триггера и пятый вход узла коммутации подключен ко входу первого элемента НЕ, второй вход второго триггера и шестой вход узла коммутации соединены со входом второго элемента НЕ. 2. Устройство по п. 1, о т л и ч а Ю щ е ее я тем, что узел коммутации содержит три элемента И-ИЛИ, два одновибратора и триггеры занятости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены р третьим входом узла, а вторые входы с четвертым входом узла, третьи и четвертые вхбды первого и второго элемен И-ИЛИ соединены соответственно с пятым и шестым входами уз.ла, а выходысоответственно со входом первого одновибратора, подключенного выходом к первому вхоДу триггера занятости входного буфера и второму выходу узла, и с первым входом триггера занятости выходного буфера, второй вход которого подключен к выходу второго одновибратора, второму входу триггера заш1тости входного буфера и первому выходу узла, а выход - к третьему и четвертому вХоДам третьего элемента И-ИЛИ, соединенного пятым и шестым входами соответственно с пёрвым и вторым входами узла, выходом - со входом второго одпвибратора, а седьмьш и восьмым входами - с первым выходом триггера занятости входного буфера, второй выход которого является третьим выходом узла. Источники информации, принятые во внимание при экспертизе 1. Мультипроцессорные системы и параллельные вычисления . Под ред. Ф. Г. Энслох, М., Мир, 1976. 2.Патент США № 3400372, кл. 340-172.5, 197О.

748401