Устройство для умножения двоичных чисел Советский патент 1980 года по МПК G06F7/39 

Изобретение ОТНОСИТСЯ к области вь числительной техники и может быть исполь зовано в арифметических устройствах специализированных цифровых вычислительных машин.. Известны устройства для умножения двоичных чисел, содержащие регистры множимого и множителя, схему формирования частичньос произведений, блок по разрядного суммирования 1, 2 . Недостатком известных устройств является недостаточное быстродействие в связи с затратами времени на приведение двухрядного кода произведения. Наиболее близким аналогом является устройство для умножения двоичных чисел содержащее регистры множимого и множителя, регистры г1оразряднь5Х сумм и поразрядных переносов, блок формирования частичных произведений, блок поразрядного суммирования частичных произведений. Выход младших разрядов регистра множителя соединен с управляющим входом блока формирования частичных произведений. вьосод регистра множимого через блок формирования частичных произведений сов динен с одним .из входов блока поразрядного суммирования, два других входа которого соединены соответственно с выходами регистров поразрядных сумм ипереносов, а выходы - со входами этих регистров Гз1 , За счет включения в состав схемы формирования частичных, произведений дополнительных цепей сдвигауи преобразования множимого, в каждом такте работы данного устройства выполняется умножение на два разряда множителя. Недостатком данного устройства явля- , ется недостаточное быстродействие в связи с затратами времени на приведение двухразрядного кода произведения. Целью изобретения является увеличение быстродействия устройства при выполнении многократных умножений. Для достижения этой цели в устройство введены дополнительный регистр множителя, сумматор и узел задержки, причем выходы. ля и

соединены соответственно с первым и вторым входами сумматора, первый выход которого через узел задеряски соединен с вРо третьим входом, а второй выхвд сое динен с утгравляющим входом блока формировання частичных произведений и со вхо дом старших разрядов регистра множителя, второй аход регистра множителя и вход дополнительного регистра множителя соединены с выходами регистров поразряд- ных сумм и поразрядных переносов соответственно. Разрядность сумматора (один или два) определяется числом одновременно анализируемых разрядов множителя. На чертеже представлена функциональная схема устройства. Устройство содержит регистр множимого 1, блок формирования частичных произведений 2, блок поразрядного с гммирования 3, регистр поразрядных сумм 4, регистр поразрядных переносов 5, регистры множителя 6 и 7, сумматор 8, узел задержки 9. Умножение в устройстве производится, начиная с младших разрядов множителя. В исходном состоянии в регистре 1 записано множимое, в регистрах 6 и 7 две компененты (двухрядный код) множителя, регистры 4 и 5 - в нулевом состоянии. Младшие разряды двухрядного кода множителя подаются с регистров б и 7 на в.ходы сумматора 8, где производится их cyMivoiрование. Сумма с выхода сумматора 8 поступает на управляющий вход блока формирования частичных произведений 2, а перенос из старшего разряда сумматора 8 поступает на узел задержки 9, где задерживается на один такт и добавляется к младшему разряду сумматора 8. Блок формиро вания частичных произведений 2 формирует частичные произведения, равные нулю. множимому 5, удвоенному множимому или инверсному коду множимого (последние два значения возможны только при одновременном умножении на два разряда множителя) в зависимости от значения суммы сумматора 8. Частичное произв ение поступает йа блок поразрядного суммированяя 3,где складывается со сдвинутым вправо на число одновременно анализируемых раэрядов множителя содержимым регистров поразрядных сумм и поразрядных переносов 4 и 5. Результат сложения в двухОдновременно производится сдвиг вправо содержимого регистров 6 и 7 на .374S4124 младших разрядов регистра множит&- рядном коде записьшается в регистры 4 допойнитвпьного регистра множителяи 5. число одновременно ангшизируемых разрядов множителя, а сумма с выхода сумматора 8 записывается в освободившиеся старшие разряды регистра 6, Описанная процедура повторяется до окончания анализа всех разрядов множителя. В результате в регистрах 4 и 5 сформирован двухрядный код произведения числа, записанного в регистре 1, на чисел, первоначально записанньк в регистрах 6 и 7, а в регистре 6 - сформирована сумма этих чисел. При выполнении многократно умножвний двухрядный код произведения из регистров 4 и 5 передается в регистры 6 и 7 соответственно и в следующем цикле умножения играет роль множителя. 1 Введение в устройство дополнительного регистра множимого, двоичного сумматора и узла задержки позволяет существенно сократить время выполнения MHoroKpatHbix умножений и операций вид А х (В + С) по сравнению с прототипом. В зависимости от кратности умножения, разрядности сомножителей и числа одновременно анализируемых разрядов множителя этот выигрыш составляет от 10% до 30% при незначительных дополнительных затратах оборудования. Формула изобретения Устройство для умножения двоичных чисел, содержащее регистры множимого и множителя, регистры поразрядных сумм и поразрядных переносов, бло формирования частичньк произведений, блок поразрядного суммирования, гфичем выход регистра множимого через блок формирования час- тичных произведений соединен с одним из „д поразрядного суммирования, два других ьхода которого соединены соответственно с выходами регистров поразрядных сумм и поразрядных переносов, а выходы соответственно со входами этих регистров, отличающееся тей, что. с целью псдаышения быстродействия, в него введены дополнительный регистр множителя, сумматор и узел задержки, причем выходы младших разрядов регистра множвтвпя и дрполнятельного регистра множит ля соединены соответственно с первьгм вторым входами сумматора, первый выхол

которого через узел задержки соединев с . его третьим входом, а второй выход соеДИВ8Я с управляющим «содом блока формв рованЕя частичных тфоизведений в с рхо-. дедл старших разрядов регистра множитеяЬ, . вход регистра множителя и вход допопш1-

тельного регистра миаисителя соединевы с выходами регистров поразрядных сумм

и поразрядных перекосов соответсЛ-.

венно.

. Источники информации, принятые во внимание при экспертизе

1. Карцев М. А. Арифметика цифровых машин М,, Наука, 1969, с. 403-4О8, . 2. Доброневский О. В и др, Справочнн ао ЭВМу Киев, &л:шая шкапа , 1976, с. 54-57,

3, Авторское свидетельство СССР № .357561, кл. 3 Об F 7/39, 1970 (прототип).