Ячейка памяти для регистра сдвига Советский патент 1980 года по МПК G11C19/28 

Изобретение относится к вычислительной технике, в частности, к .микроэлектронным регистрам сдвига. Известна ячейка памяти для реги стра сдвига на элементах интеграль ной инжекционной логики 1 . Регистр сдвига, выполненный на. известной ячейке памяти, имеет сле дугацие недостатки. Кроме тактового питания необхоДИМ постоянный источник питания дл хранения информации в основном и д полнительном триггере каждого разряда регистра, в цепь подачи инфор ции включены дополнительные транзи сторы, два инвертора, вносящие задержку при переносе информации из одной ячейки в другую. Наиболее близкой по технической сущности является ячейка памяти, на базе которой выполнен регистр сдвига, содержащий в каждом разряде два триггера, основной и дополнительный Каждый из триггеров содержит два двухколлекторных п-р-п транзистора Первые коллекторы каждого из транзисторов соединены с базами противо положных транзисторов в триггерную схему с непосредственными связями. А вторые коллектора соединены с бавами следующего триггера. Каждый из инжекторов, общий для двух совмещенных структур каждого триггера, соединен с соответствующим источником тактовых импульсов. Прием информации на основной триггер происходит по переднему фронту тактового импульса Т| . После окончания тактового импульса основной тригтер продолжает находиться в одном из устойчивы: состояний за счет остаточных зарядов, накопленных на узловых базовых емкостях основного триггера Г 27 Прием информации в дополнительный триггер из основного происходит также по Переднему фронту тактового импульса Т2. Состояние дополнительного триггера определяется состоянием основного триггера, находящегося во включенном состоянии, как уже отмечалось раньше, за счет остаточных зарядов на узловых базовых емкостях/ которые так же определяют интервал A.t между тактовыми импульсами. Недостатком данного регистра является то, что для работ необходимо формировать- два тактовых импульса с определенной последовательностью и интервалом между импульсгини. На интервал между импульсами накладываются жесткие требо зания, выражающиеся в определение времени передачи информации из одного-триггера в другой. Время передачи информации выбирается равным рассасыванию накопленного заряда на узловых базовых емкостях основного или дополнительного триггеров, что накладывает ограничения на частоту тактовых импульсов питания, в случае изменения тока тактового питания, величина заряда базовых емкостей тоже будет меняться что вызывает необходимость изменения интервала между тактовыми импульсами Регистр сдвига не имеет возможности нормально функционировать в случае появления импульса помехи на инжекторе перекрывающейся по времени с присутствующим импульсом питания на инжекторе соседнего триггера, вследствие чего происходит передача информации на несколько разрядов.

Цель изобретения - расширение области применения за счет повьлшения тактовой частоты и повышение помехоустойчивости .

Поставленная цель достигается тем что в ячейку памяти для регистра сдвга/содержащую основной триггер,выполненный на первом и втором п-р-п транзисторах, к базам и первым коллекторам которых подключены выходы первого инжектора, входы первого инжектора соединены с первой тактовой шиной, дополнительный триггер, выполненный на третьем и четвертом п-р-п транзисторах, к базам и пер-, вым коллекторам которых подсоединены выходы второго инжектора, входы которого соединены со второй тактовой шиной, эмиттеры п-р-п-транзисторов соединены с шиной нулевого потенциала, вторые коллекторы первого и второго п-р-п-транзисторов соединены с базами четвертого и третьего п- р-,п-т ран вис торов соответственно , вторые коллекторы третьего и четвертого п-р-п-транзисторов соединены с первыми выходами ячейки памяти .базы nepBOio и второго п-р-п-транзисторов соединены с первыми входами ячейки памяти, введены девятый и .десятый п-р-п-транзисторы и седьмой и восьмой р-п-р-транзисторы, базы которых соединены с эмиттерами девятого и десятого п-р-п-транзисторов с шиной нулевого потенциала, коллек. девятого п-р-п-транзистора соединены соответственно с базами первого и второго п-р-п-транзисторов, база девятого п-р-п-транзистора- подключена к коллектору седьмого р-п-р-транзистора, эмиттеры которог соединены с базами третьего и четвертого п-р-п-транзисторов соответственно, а их базы соединены со вторыми входами ячейки памяти, коллектры десятого п-р-п-транзистора соединены со вторыми выходами ячейки памяти соответственно, база десятогр m-p-n-транзистора подключена к коллектору восьмого р-п-р-транзистора, эмиттеры которого соединены с базами первого и второго п-р-п-транзис- торов соответственно.

На чертеже представлена электрическая схема предложенной ячейки памяти.

Она содержит первый и второй п-р-п-транзисторы 1, 2, на которых выполнен основной триггер, третий и четвертый 3, 4 п-р-п-транзисторы, на которых выполнен дополнительный триггер, инжекторы 5 и 6, р-п-р-транзисторы 7 и 8, п-р-п-транзисторы 9 и 5 10, тактовые шины 11 и 12, шина 13 нулевого потенциала.

Ячейка памяти работает следующим образом.

0 При подаче тактового импульса ТИ-1 на шину 11 инжектора 5 информация со входа перепишется в основной триггер, выполненный на транзисторах 1 и 2, после окончания тактового импульса ТИ-2. После приема информации на основной триггер и независимо от включения транзистора 1 или 2 основного триггера двухколлекторный п-р-п-транзистор 10 откроется через вторичную инжекцию и замкнет остаточные заряды в предыдущем разряде регистра (на чертеже не показано) с узловых-базовых емкостей дополнительного триггера, выс полненного на п-р-п-транзисторах 3 и 4 на шину 13 нулевого потенциала через открытые коллекторы.

После установления информации в основном триггере (транзисторы 1 и 2), она готова к передаче в дополнительный триггер (транзисторы 3 и 4), но информация не будет передана в дополнительный триггер даже если на шине 12 инжектора 6 дополнительного триггера будет присутствовать

5 тактовый импульс ТИ2, так как обратные связи от основного триггера не позволяют-дополнительному триггеру включиться. Вследствие этого не только повышается частота тактового питания за счет снижения накопленных зарядов на узловых базовых емкостях, но и увеличивается надежность работы схемы и помехоустойчивость по тактовому питанию. При f. присутствии ТИ2 на шине 12 инжектора 6 дополнительного триггера, когда еще не кончился ТИ1 на основном триггере, дополнительный триггер подготовлен к приему информации, но не принимает ее. Прием и включение

0 дополнительного триггера, выполненного на транзисторах 3 и 4, будет не по переднему фронту присутствующего на шийе 12 инжектора 6 дополнительного триггера ТИ2, а по заднему фронту окончания тактового импульса ТИ1 на инжекторе 5 основного триг ,гера. После приема и установки ин(Ьормации в дополнительном триггере и независимо от включения транзистора 3 или 4, двухколлекторныйп-р-п-транзистор 9 откроется через вторичную инжекцию и замкнет остаточные заряды с узловых базовых емкостей основного триггера на шину нулевого потенциала 13 через открытые коллекторы, одновременно заставив основной триггер быть включенным на время присутствия тактового импульса ТИ2 на дополнительном триггере. На это время основной триггер будет не чувствителен по входу, даже если на его шине 11 инжектора 5 будет присутствовать тактовый импульс помехи. Положительный эффект от применени ячейки памяти для регистра сдвига с инжекционным питанием состоит в простоте изготовления регистра сдвига в одном кристалле со схемами интеграль ной инжекционной логики, обеспечении высокой степени интеграции на кристалле, минимальном произведении потребляемой мощности на время переключения, изготовлении по технологии биполярных интегральных схем. Формула изобретения Ячейка памяти для регистра сдвига содержащая основной триггер, выполненный на первом и втором п-р-п-тран зисторах, к базам и перВЕлм коллекторам которых подключены выходы первого инжектора, входы первого инжектора соединены с первой тактовой шиной, дополнительный триггер, выполненный на третьем и четвертом п-р-п-транзисторах, к базам и первым коллекторам которых подсоединены выходы второго инжектора, входы которо То соединены со второй тактовой шиной эмиттеры п-р-п-транзисторов соединены с шиной нулевого потенциала, вторые коллекторы первого и второго п-р-п-транзисторов соединены с базами четвертого и третьего п-р-п-транзисторов соответственно, вторые коллекторы третьегю и четвертого п-р-п-транзисторов соединены с первыми выходами ячейки памяти, базы первого и второго п-р-п-транзисторов соединены с первыми входами ячейки памяти, отличающаяся тем, что, с целью расширения области применения за счет повышения тактовой частоты и повышения помехоустойчивости, в нее введены девятый и десятый п-р-п-транзисторы и седьмой и восьмой р-п-р-транзисторы, базы которых соединены с эмиттерами девятого и десятого п-р-п-транзисторов и с шиной нулевого потенциала, коллекторы девятого п-р-п-транзистора соединены соответственно с базами первого и второго п-р-п-транзисторов, база девятого п-р-п-транзистора подключена к коллектору седьмого р-п-р-транзистора, эмиттеры которого соединены с базами третьего и четвертого п-р-п-транзисторов соответственно, базы последних соединены со вторыми входами ячейки памяти, коллекторы десятого п-р-п-транзистора соединены со вторыми выходами ячейки памяти соответственно, база десятого п-р-п-транзистора подключена к коллектору восьмого р-п-р-транзистора, эмиттеры которого соединены с базами первого и второго п-р-п-транзисторов соответственно. Источники -информации, принятые во внимание при экспертизе 1.Патент Франции № 2131960, кл.С НС- 19/00, 1973. 2.Патент Франции № 2284223. кл. G lie 19/28, 1976 (прототип).

е Аых

о &ЫХ