Ячейка памяти для регистра сдвига Советский патент 1981 года по МПК G11C19/28 

(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА

Изобретение относится к вычислител ной технике и может быть использовано при построении регистров сдвига.. Известен регистр сдвига, ячейка которого содержит два триггера с непо средственной связью на двухколлекторных п-р-п-транзисторах и два двухколлекторных р-п-р-транзистора, причем эмиттеры п-р-п- и базы р-п-р-транзисторов соединены с общей шиной. Эмиттеры одного и другого р-п-р-транзисторов соединены соответственно с одной и другой шинами питания, их коллекторы соединены с соответствуюцими базами четырех п-р-п,-транзисторов триггеров. В каждом из двухколлекторных п-р7П-транзисторов один коллектор используется для образования.перекрестной триггерной связи, а второй для связи между триггерами. Входные шины соединены с базами п-р-п-транзисторов первого триггера, выходные шины Соединены eg вторыми коллекторами п-р-п-транзисторов второго триггеpa. Описанный регистр построен полностью на транзисторах, не содержит резисторов и конденсаторов, обеспечивагет высокую степень интеграции элементов на кристалле и низкую потребляемую мощность Cl, . Недостатками регистра являются низкое быстродействие и большая площадь, заннмаемая на крнсталле микросхемы. Известен также регистр сдвига ячейка которого содержит два триггера с непосредственной связью на двухколлекторных п-р-п-транзисторах и два двухколлекторных р-п-р-транзистора. Схема соединения элементов такая же, как и у предыдущего устройства 2j. Недостатками регистра являются низкое быстродействие и большая занимаемая площадь. Наиболее близким к предлагаемому является ячейка памяти для интегрального двухтактного квазистатического регистра сдвига. Указанная ячейка содержит два триггера с непосредственными связями на двухколлекторных п-р-п-транзисторах, эмиттеры которых соединены с общей шиной-, а также два двухколлекторных р-п-р-транзистора, эмиттеры которьпс соединены с одной и другой шинами питания, базы - с общей шиной, а коллекторы - с базовыми областями п-р-п-транзисторов соответственно первого и второго триггеров. В каждом из п-р-п-траНзисторов один из коллекторов используется для образова ния перекрестной связи двух п-р-п-тра зисторов в триггере полуразряда, а другой - для связи между триггерами полуразрядов и между ячейками в регистре. При реализации ячейки в ИС с инжекдионным питанием коллекторные области р-п-р-транзисторов совмещены с соответствующими базовыми областями п-р-п-транзисторов, а эмиттерные области п-р-п-транзисторов и базовые области р-п-р-тр,анзисторов совмещены общей полупроводниковой п-области подложке. Ячейка технологична, обладает высокой плотностью компоновки элементов на кристаллле микросхемы при малой потребляемой мощности З. Основными недостатками ячейки являются низкое быстродействие и большая занимаемая площадь, обусловленные использованием в каждом полуразряде триггеров на двухколлекторных п-р-п-транзисторах. Цель изобретения - повьшение степени интеграции ячейки памяти и ее быстродействия. Поставленная цель достиг ается тем что в ячейку памяти для регистра сдви га, содержащую первьй и второй двухколлекторные п-р-п-транзисторы, эмиттеры которых соединены с шиной нулево го потенциала, первый и второй двухколлекторные р-п-р-транзисторы, эмиттеры которых соединены соответственно с первой и второй шинами питания базы первого и вторбго двухколлекторных р-п-р-транзисторов подключены к шине нулевого потенциала, база первого двухколлекторного п-р-п-транзистора соединена со входом ячейки памяти и с первым коллектором первого двухколлекторного р-п-р-траизистора, второй коллектор которого соединен с первым коллектором первого двухколлекторног п-р-п-транзистора, второй коллектор которого соединен с базой второго двухколлекторного п-р-п-транзистора с первым коллектором второго двухкол лекторного р-п-р-транзистора, первый коллектор второго двухколлекторного п-р-п-транзистора соединен с выходом ячейки памяти, введены первый и второй п-р-п-транзисторы, эмиттеры которых соединены с шиной нулевого потенциала, база первого п-р-п-транзистора подключена ко второму коллектору второго двухколлекторного р-п-р-транзистора, ко второму коллектору второго двухколлекторного п-р-п-транзистора и к коллектору второго п-р-п-транзистора, база которого соединена с первым коллектором первого двухколлекторного п-р-п-транзистора, коллектор первого п-р-п-транзистора соединен с базой второго двухколлекторного п-р-п-транзистора. На чертеже представлена электрическая схема ячейки памяти. Она содержит двухколлекторные п-р-п-транзисторы 1 и 2, п-р-п-транзисторы 3 и 4, двухколлекторные р-п-р-транзисторы 5 и 6, шины 7 и 8 питания, шину 9 нулевого потенциала. При реализации предлагаемой ячейки памяти в составе регистровых ИС с инжекционным питанием с целью увеличения степени интеграции элементов на кристалле микросхемы коллекторные области р-п-р-транзисторов совмещены с соответствующими базовыми областями п-р-п-транзисторов, а эмиттерные области- п-р-п-транзисторов и базовые области р-п-р-транзисторов совмещены в общей полупроводниковой п-области подложке. Ячейка памяти работает следующим образом. При воздействии первого тактового импульса на шину 7 транзистора 5 включен и задает базовые токи транзисторов 1 и 4 первого полураз яда ячейки. Если при этом на входе ячейки памяти поддерживается высокий уровень напряжения (логическая 1), то транзистор 1 вклкмен, а транзистор 4 - выключен, так как его базовый ток отводится в коллектор транзистора 1. Емкость эмиттерного перехода транзистора I при этом заряжена, а транзистора 4 - разряжена. За счет заряженной емкости транзистора 1 это состояние поддерживается при переключении тактовых импульсов, во время которого напряжение на шине 7 уменьшается, а на щине 8 увеличивается до уровня, при котором включается транзистор 6 и задает базовый ток в триггерные транзисторы 2 и 5 3 второго полуразряда ячейки. Поддерживаемый в открытом состоянии гранзис тор 1 при этом отводит базовый ток транзистора 2, поэтому транзисторы 2 и 3, на которых собран триггер, включится в состояние, при котором транзистор 3 открыт, а транзистор 2 - закрыт. При повторном переключении так товых импульсов на коллекторах закрытого транзистора 2 и выходе ячейки памяти будет зафиксирована логичесТаким образом, происходит йередача ячейкой памяти высокого уровня напряжения . Аналогичным образом будет происходить передача и низкого уровня (логический О). Известная ячейка памяти содержит четыре двукколлекторных п-р-п-транзис тора, образующих два триггера с непосредственными связями. Предлагаемая ячейка памяти содержит триггерный полуразряд и динамический полуразряд, построенный на двух коллекторных и двух одноколлекторных п-р-п-транзисторах, что приводит к уменьшению площади ячейки по сравнению с прототипом. Кроме того, в известной ячейке памяти используется парафазная, а в предлагаемой ячейке памяти - однофазная передача информации между разрядами, что приводит к сокращению площади, занимаемой металлическими шинами. Указанные факторы обеспечивают уменьшение площади, занимаемой предлагаемой ячейкой, на 30-50% по сравнению с известной. Использование в известной ячейке памяти четырех двухколлекторных п-р-п -транзисторов, кроме увеличения площ ди ячейки, приводит к снижению ее быстродействия за счет дополнительных задержек включения в этих транзисторах по второму коллектору. Сокращение числа коллекторов в двух п-р-п-транзисторах приводит к исключению в них указанных задержек, чем и обусловлено повышение быстродействия предлагаемой ячейки в среднем в 2 раза по сравнению с известной. 6 Формула изобретения Ячейка памяти для регистра сдвига содержащая первый и второй двухколлекторные п-р-п-тронзисторы, эмиттеры которых соединены с шиной нулевого потенциала, первьш и второй двухколлекторные р-п-р-транзисторы, эмиттеры которых соединены соответственно с первой и второй шинами питания, базы первого и второго двухколлекторных р-п-р-транзисторов подключены к шине нулевого потенциала, база первого двухколлекторного п-р-п-транзистора соединена со входом ячейки памяти и с первым коллектором первого двухколлекторного р-п-р-транзистора, второй коллектор которого соединен с первым коллектором первого двухколлекторного п-р-п-транзистора, второй коллектор которого соединен с базой второго двухколлекторного п-р-п-транзистора и с первым коллектором второго двухколлекторного р-п-р-транзгистора, первый коллектор второго двухколлекторного п-р-п-транзистора соединен с выходом ячейки памяти, отличающаяся тем, что, с целью повышения степени интеграции ячейки памяти и ее быстродействия, в нее введены первый и второй п-р-п-транзисто1 4, эмиттеры которых соединены с шиной нулевого потенциала, база первого п-р-п- -транзистора подключена ко второму коллектору второго двyxкo шeктopнoгo р-п-р-транзистора, ко второму коллектору второго двухколлекторного п-р-п-транзистора и коллектору второго п-р-п-транзистора, база которого соединена с первым коллектором первого двухколлекторного п-р-п-транзистора, коллектор первого п-р-п-транзистора соединен с базой второго двухколлекторного п-р-п-транзистора. Источники информации, принятые во внимание при экспертизе 1.Патент Франции № 2131960, ;кл. G 11 С 19/00, 1972. 2.Заявка Великобритании № 1333193, кл. G И С 19/00, 1973. 3.J. Sol if-State Electronics 1973, 16, № 9, pp. 1007-1010 (прототип).