Буферное запоминающее устройство Советский патент 1980 года по МПК G11C11/00 

(54) БУФЕРНОЕ ЗАПОМИНАКЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано в системах передачи данных.

Известно буферное запоминающее устройство, содержащее в каждом разряде триггер памяти, ключи, регистр сдвига, реверсивный счетчик, ключ, элемент НЕ, элемент ИЛИ, которое может быть использовано для накопления и промежуточного хранения сообщений 1.

Наиболее близким техническим решением к данному изобретению является буферное запоминающее устройство, содержащее регистр входного слова, входные и выходные элементы И, Счетчики, дешифраторы, матрицы памяти, элементы ИЛИ, регистр выходного слова, узел управления 2.

В центрах коммутации сообщений осуществляется селекция сообщений из потока слов по кодовым комбинациям маркеров начала и конца.

При сбоях в маркере конца (последнее слово) сообщение можно восстановить по признаку типа информации или тексту. В случае сбоев в маркере начала (первое слово) сообщение полностью теряется, так как при селекции входная инфомация начинает

восприниматься указанными выше устройствами только при обнаружении (дешифрации) кодовой комбинации маркера начала сообщения.

Недостатком известного буферного заJ поминающего устройства является возможность потери считыва емого сообщения в случае сбоя в первой ячейке матрицы памяти, хранящей маркер начала сообщения. Кроме того, эта ячейка является избыточной, так как кодовая комбинация маркера начала 10 является фиксированной для всех сообщений,

Цель изобретения - повышение надежности устройства.

Цель достигается тем, что в буферное запоминающее устройство, содержащее первую и вторую матрицы памяти, информа15ционные входы и выходы которых подключены соответственно к выходам первых и вторых входных и к входам первых и вторых выходных элементов И, управляющие входы которых подключены к блоку управления, 20 входной регистр, входы которого являются входами устройства, выходы подключены к входам входных элементов И, а синхронизирующий вход входного регистра подключен к блоку управления, выходной регистр, выходы которого являются выходами устройства, синхронизирующий вход подключен к блоку управления, а информационные вхЬды подключенй к выходам соответствующих элементов ИЛИ, входи которых подключены к выходным элементам И, первый и второй дешифраторы, адресные выходы которых подключены к соответствующим входам первой и второй матриц памяти, первый и второй счетчики, выходы которых подключены к входам первого и второго дешифраторов, а входы подключены к блоку управления, введен дополнительный элемент ИЛИ, выход которого подключен к установочному входу выходного регистра, входы подключены к соответствующим адресным выходам дешифраторов, управляющие входы стробирования которых подключены к блоку управления.

На чертеже представлена блок-схема буферного запоминающего устройства.

Буферное запоминающее устройство содержит входной регистр 1, первые входные элементы 2 И, вторые входные элементы 3 И счетчик 4, первый дешифратор 5, первая и вторая матрицы 6 и 7 памяти, второй дешифратор 8, второй счетчик 9, первые выходные элементы 10 И, вторые выходные элементы 11 И, элементы 12 ИЛИ, элемент 13 ИЛИ, выходной регистр 14, блок 15 управления. - - --

Информационные входы матриц памяти 6, 7 подключены соответственно к выходам входных элементов 2, 3 И. Информационные вхйды этих элементов И подключены к выходам входного регистра 1, а управляющие входы - к выходам У j, УА блока 15 управления соответственно. Синхронизирующий вход входного регистра 1 (С-вход) соединен с выходом У о блока 15 управления. Информационные выходы матриц 6, 7 памяти подключены соответственно к выходным элементам 10, 11 И, управляющие входы которых соединены. соответственно с выходами УЗ, Уе блока 15 управления.

Выходы выходных элементов 10, 11 И подключены ко входам элементов 12 ИЛИ, выходы которых соединены с информационными входами (О-входы) выходного регистра 14. Синхронизирующий вход выходного регистра 14 (С-вход) соединен с выходом Уу блока 15 управления. Тактовые входы счетчиков 4, 9 соединены соответственно с выходами У|, УЗ блока управления, а их выходы - соотвественно с информационными входами дешифраторов 5, 8, выходы At,..., А 2-1 каждого из которых подключены к ад ресным входам соответствующей матрицы памяти

Выходы АО дешифраторов подключены ко входам элемента 13 ИЛИ, выход которого соединен с установочными входами (У-входы) выходного регистра 14. Установочный вход выходного регистра 14 предназначен для обеспечения единичного или нулевого состояния в зависимости от выбранного

для сообщения кода маркера наГчала на соответствующём его выходе. Управляющие входы дешифраторов 5, 8, предназначенные для стробирования их входов А,, .., , соединены соответственно с выходами У ь УЗ блока управления. Управляющие входы дешифраторов 5, 8, предназначенные для стробирования их выходов А°о, Соединены соответственно с выходами У}, У в блока управления,. -, ,.

Слова сообщения, сопровождаемые синхроимпульсами записи 3, поступают параллельно-последовательно от источника сообщений на информационные входы (D-входы) входного регистра 1.

Блок 15 управления формирует из синхроимпульсов 3 ft сигналы У о, У , У а если

запись осуществляется в матрицу памяти 6, или сигналы У о, УЗ- У если запись осуществляется в матрицу памяти 7.

По сигналу УО входное слово записывается во входной регистр 1.

Q Сигнал У 2 разрешает перезапись входного слова из входного регистра 1 в матрицу 6 памяти, а сигнал Уд - в матрицу 7 памяти.

Последбвательная выборка адресов матриц 6, 7 памяти осуществляется соответстS венно с помощью счетчиков 4, 9 и дешифраторов 5, 8.

Выборка адреса разрешается сигналом УI для матрицы 6 памяти и сигналом У j для матрицы 7 цамяти. Изменение состояния счетчика 4 осуществляется по заднему фронту сигнала У , в счетчике 9 - по заднему фронту сигнала УЗ.

Каждому состоянию любого из счетчиков соответствует определенная ячейка связанной с ним матрицы памяти за исключением

5 нулевого состояния, поскольку ячейка для первого слова сообщения в матрицах памяти отсутствует.. ., ,

Таким образом, первое слово сообщения, содержащее кодовую комбинацию маркера начала, не записывается.

После заполнения матрицы б памяти формируется потенциальный сигнал Z,, уведомляющий о наличии сообщения. Этот сигнал присутствует до тех пор, пока в буферном запоминающем устройстве имеется

5 хотя бы одно сообщение.

При заполнении обеих матриц памяти формируется сигнал Zi уведомляющий о том, что зацись сообщений невозможна.

Считывание слов сообщения из буферного запоминающего устройства осуществляется синхроимпульсами считывания Сч, поступающими от приемника сообщений. При этом блок управления формирует из синхроимпульсов Ci, сигналы У|. У, УТ, при считывании сообщения из матрицы паJ мяти 6 или сигналы УЗ, Уб, У - при считывании из матрицы 7 памяти.

Выборка адресов при считывании осуществляется так же, как и при записи. Сигнал У5 разрешает запись в выходной регистр 14 слова, считываемого из матрицы 6 памяти, а сигнал У - из матрицы 7 памяти. Сигналом У/ осуществляется запись выходного слова в регистр 14. Если один из счетчиков 4, 9, работающий на считывание, находится в нулевом состоянии, тЬ на выходе АО соответствующего дещифратора появляется сигнал, который через элемент 13 ИЛИ поступает на установочный вход выходного регистра 14, обеспечивая на его выходах кодовую комбинацию маркера начала сообщения. Такое буферное запоминающее устройство позволяет повысить достоверность считываемогр первого слова сообщения. Действительно, если первое слово сообщения поступило на вход искаженным, то при считывании комбинация первого слова будет полностью восстановлена, кроме того, количество ячеек в каждой матрице памяти будет уменьшено. Формула изобретения Буферное запоминающее устройство, содержащее первую и вторую м.атрицы памяти, информационные входы и выходь которых подключены соответственйо к вьКхбдам первых и вторых входных и к входам первыг и вторых выходных элементов И, управляющие входы KOTOpbix подключены к блоку управления, входной регистр, входы которого являются входами устройства, выходы подключены к вхШа мвхЪднШ элементов И, а синхронизирующий вход входного регистра подключен к блоку управления, выходной регистр, выходы которого являются выходами устройства, синхронизирующий вход подключен к блоку управления, а информационные входы подключены к выходам соответствующих элементов ИЛИ, входы которых подключены к выходным элементам И, первый и второй дещифраторы, адресные выходы которых подключены к соответствующим входам первой и второй матриц памяти, первый и второй счетчики, выходы которых .подключены к входам первбго и второго дешифраторов, а входы подключены к блоку управления, огличаюцееся тем, что, с целью повышения надежности устройства, в него введен дополнительный элемент ИЛИ, выход которого подключен к установочному входу выходного регистра, входы подключены к соответствующим адресным вьгходам дешифратора, управляющие входы стробирования которых подключены к блоку управления. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 417842, кл. G 11 С П/ОО, 1972. 2.О двухоперационной буферизации. «Приборостроение, 1974, № 1, Л., изд. ЛИТМО.

767836