Устройство для передачи ипРиЕМА диСКРЕТНОй иНфОРМАциипО пАРАллЕльНыМ КАНАлАМ СВязипЕРЕМЕННОй длиНы Советский патент 1981 года по МПК H04J3/16 

пос.тедовательности, на приемной стороне-счетчик адресов считывания, блок выбора тактов и второй блок памяти, при этом на передающей стороне установочный выход блока управления подключен к установочным входам датчика маркирующей комбинации, вход которого соединен с входом генератора рекуррентной последовательности, разрещающий вход которого соединен с разрешающим выходом блока управления, выход генератора рекуррентной пос.тедовательности подключеи к служебному входу коммутатора, на приемной стороне - вход первого дещифрагора соединен с одним из входов первого блока памяти, вход записи, вход считывания и управляющий вход которого соединены соответственно с выходом первого счетчика адресов записи, с выходом счетчика адресов с;читывания и с входом считывания второго блока памяти и с третьим выходом блока управления, первый и второй установочиые входы которого соединены с выходом первого и выходом второго дешифраторов, четвертый, иятый и щестой выходы блока управления подключены соответственно к управляющему входу блока выбора тактов, управляющему входу второго блока памяти и управляющему входу счетчика адресов считывания, тактовый вход которого соединен с тактовым выходом блока выбора тактов, который через распределитель подключен к тактовому входу схемы выборки, другой информационный вход которой соединен с выходом второго блока памяти, вход записи и другой вход которого соединены соответственно с выходом второго счетчика адресов записи и с входом второго дешифратора, причем вход первого дещифратора является первым информационным входом приемной стороны, а вход второго дешифратора - вторым информационным входом.

На чертеже представлена структурная электрическая схема предлагаемого устройства.

Устройство содержит на передающей стороне распределитель 1, блок 2 управления, датчик 3 маркирующей комбинации, коммутатор 4, генератор 5 рекуррентной последовательности, на приемной стороне - первый 6 и второй 7 дешифраторы, соответственно, первый 8 и второй 9 счетчики адресов записи соответственно, блок 10 управления, первый блок 11 памяти, распределитель 12, схема 13 выборки, второй блок 14 памяти, счетчик 15 адресов считывания, блок 16 выбора тактов, причем на передающей стороне на коммутатор подан информационный сигнал, а на приемиоц стороне вход первого дешифратора является первым информационным входом, а вход второго дещифратора -вторым информационным входом.

Устройство работает следующим образом.

На стороне передачи информация от источника сообщений поступает на информационный вход коммутатора 4, который но сигналам управления, поступающим с блока 2, подключает к каналам связи либо информацию (в режи.ме передачи информации), либо рекуррентную носледовательность датчика 3, либо генератора 5 (в режиме фазирования).

Датчик 3 нре/лставляет собой генератор рекуррентной последовательности, который по сигналам блока 2 выдает на коммутатор 4 фазирующие комбинации «Запрое фазы или «Фаза, сфор.мированные как отличные друг от друга фиксиро 5анные отрезки длины п рекуррентной последовательности длины Л Длина отрезка п определяется из условий помехоустойчивого приема и, как правило, кратна циклу распределителя 1. Кроме того, на отрезке длины п должно укладываться не менее /г+1 отрезков длины т, где т--число бит, равное степени образующего полшюма рекуррентной поеледовательн(ктн длины V, а /г (1, 1...k) зависит от группирования ошибок в канале связи.

Генератор 5 рекуррентной последовательности - регистр с обратной связью - выдает на коммутатор 4 текущие значения рекуррентной последовательности длины М, осуществляюп;ей побитную нумерацию поступающей информации.

Для проведения побитной нумерации, на передаче и возможности ее восстановления на приеме необходимо правильно осуществить выбор степени г образующего полинома рекуррентной последовательности генератора 5. Выбор должен быть произведен с учетом максимально возможного времени распространения в каналах и скорости передачи. Ниже представлена практическая формула для выбора степени образующего полинома рекуррентной последовательности генератора о.

(1,,„ув.1

In

г

1п2

1Де /шахдлина

максимально возможная

каналов;

С

- скорость света; - время, определяемое задержт„кой информации на иереприемах (т„ d 1,5, где d - количество переприемов, 1,5 -среднее время задержки информации иа переприеме, мс); В - скорость передачи информации в канале.

Выбранная таким образом длина рекуррентной последовательности М --2 -1 соответствует максимальио возможной разности времени распространения в каналах, выраженной в битах информации.

В режиме работы генератор 5 осуществляет побитную нумерацию информации синхронно и синфазно по всем каналам. Номера бит в каналы связи не передаются. В режиме фазирования передача текущего отрезка длины, рекуррентной последовательности М независимо в каждом канале синхронизирует счетчики 8 и 9 на приемной стороне.

При потере синхронизации в канале производится цикловое фазирование и восстановление адресации сообщений (побитной нумерации) следующим образом. Сторона, обнаружившая потерю синхронизации, в непрерывный поток информации вставляет отрезок длины п рекуррентной последовательности Л датчика 3 (комбинацию «Запрос фазы) и вслед за ней посылает отрезок Y другой рекуррентной последовательности М (текущее значение генератора 5). Длину отрезка Y рекуррентной последовательности М генератора 5 выбирают из условия помехоустойчивости приема при условии, что этот отрезок всегда передается вслед за маркером и этим обеспечивается его помехозащищенность. Длину отрезка, например, можно выбрать равной циклу передаваемой информации. Однако, в общем случае для определения длины отрезка у необходимо знать статистику группирования ошибок в канале связи. При этом для надежного прохождения синхронизирующего сигнала необходимо выбирать его длину больше среднего числа бит между краями всплесков помех.

Таким образом, первая из фазирующих комбинаций - маркер, по нему осуществляется цикловая синхронизация, вторая - осуществляет подстройку счетчика, который восстанавливает побитную нумерацию на приеме. Сторона, получившая комбинацию «Запрос фазы, в ответ посылает маркер «Фаза и вслед за ним отрезок у рекуррентной последовательности М.

На приемной стороне устройство работает следующим образом.

Дешифратор 6 (или 7) производит поиск отрезка рекуррентной последовательности длины /п. Выделив его из поступившей информации, формирует эталонную рекуррентную последовательность, последующие знаки которой являются продолжением выделенного отрезка, который оценивается как первый из k отрезков длины т. При этом начинается отсчет отрезка длины л фазирующей комбинации с учетом того, что один ее отрезок длины m уже принят. Каждый из последующих выделенных отрезков рекуррентной последовательности сравнивается с соответствующим отрезком эталонной последовательности и при совпадении k таких отрезков поступает разрешение на селекцию из эталонной последовательности отрезка /, который является последним отрезком длины т на отрезке длины п. Наличие ошИ бок между выделенными отрезками рекуррентной последовательности длины m не влияет на наработку критерия k, если каждый последующий выделенный отрезок совпадает с соответствующим отрезком эталонной последовательности.

Селекция отрезка / внутри отрезка длины переданного маркера завершает поиск

маркера «Запрос фазы или «Фаза.

Несовпадение очередного выделенного отрезка с соответствующим отрезком эталонной последовательности, если критерий k не отработан, приводит к повторению операций поиска маркера. Формирование эталонной последовательности, отсчет отрезка длины маркера п и наработка k начинается при этом с несовпавшего отрезка рекуррентной последовательности.

Если критерий k наработан, то несовпадение очередного выделенного отрезка с соответствующим отрезком эталонной последовательности никак не повлияет на последовательность операций приема маркера.

Такой помехоустойчивый прием маркера дает возможность принять не только сам маркер, но и комбинацию (текущее значение рекуррентной последовательности генератора 5) подстройки счетчиков 8 (или

9) адресов записи.

После приема маркера дешифратор 6 (или 7) разрешает прием информации из канала счетчику 8 (или 9) адресов записи, который представляет собой приемник рекуррентной последовательности М (регистр с обратной связью). После приема текущего отрезка v рекуррентной последовательности М счетчик 8 (или 9) дает разрешение на запись информации в блок 11

(или 14), представляющий собой адресное запоминающее устройство (ЗУ) с произвольной выборкой, отключается от канала и переходит в режим датчика рекуррентной последовательности длины М и повторяет со сдвигом на время распространения в данном канале последовательность генератора 5 рекуррентной последовательности, восстанавливая побитную нумерацию информации на приеме. Следовательно, по окончанию режима фазирования в обоих каналах счетчики 8 и 9 адресов записи со сдвигом на разность времени распространения каналов управляют записью одинаковых бит информации в одноименные адреса блоков 11 и 14.

Считывание информации из обоих блоков памяти происходит одновременно с помощью счетчика 15, представляющего собой регистр с обратной связью, формирующий рекуррентную последовательность той же длины, что и генератор 5, и сдвинутую во времени в сторону отставания от последовательности первого из сфазировавшихся счетчиков 8 (или 9).

Рассмотрим более подробно процесс

«запуска счетчика 15. После включения питания аппаратуры, оба канала переходят в режим циклового фазирования. При этом блок 10 управляет счетчиком 15. Первый из сфазированных каналов (как правило, более короткий) выдает на управляющий вход блока 10 сигнал, по которому блок 10 осуществляет следующие операции:

параллельно переписывает текущее значение сфазированного счетчика 8 (или 9) в счетчик 15;

выдает на блок 16 в течение максимально возможной разности времени распространения сигнал запрета прохождения тактов на счетчик 15;

по истечении времени максимально возможной разности времени распространения между каналами разрешает прохождение тактов первого из сфазированных каналов на счетчик 15.

После выполнения указанных операций блок 10 блокируется (управление счетчиком 15 не производится), счетчик 15 производит одновременное считывание одноименных бит информации из блоков 11 и

14с задержкой на М бит относительно приема информации первым из сфазированных каналов.

Таким образом, в режиме одновременного фазирования обоих каналов осуществляется запуск счетчика 15, работа которого в дальнейшем остается неизмеиной до следуюп его момента одновременного фазирования. Выбор тактов работы счетчика

15и распределителя 12 осуществляется блоком 16, который по сигналам управления осуществляет безобрывное переключение тактов расфазировавщегося канала на такты сфазированного канала. Из вышеописанного видно, что процесс временного выравнивания каналов происходит только при одновременном фазировании в обоих каналах. Информация из блоков 11 и 14 подается на схему 13 и с тактами считывания выдается абоненту из канала, где нет в настоящее время ошибок.

В качестве блоков памяти могут быть выбраны запоминающие устройства (ЗУ) матричного типа с адресной выборкой. Такое ЗУ содержит инфюрмационный вход и выход, а также тактовый и адресный входы. Принимаемая информациоиная последовательность подается на информационный вход, на тактовый вход подается соответствующий канальный такт, а по адресным входам параллельно подается текущее состояние счетчика 8 (или 9). При этом в ячейку блока памяти, соответствующую заданному адресу записи, вписывается информация. Адреса записи меняются последовательно с 1-го по 7-ой, и принимаемая информация последовательно записывается в первую, вторую, ... седьмую ячейку блока памяти. Считывание информации из блока 11 (или 14) происходит при подаче на адресные входы обоих блоков памяти текущего состояния счетчика 15, при этом с информационого выхода блока 11 (или 14) выдается информация (из ячеек памяти, соответствующих поданным адресам считывания). К примеру, в момент ti информационный бит «а записывается в первую ячейку ЗУ, а в момент/2

этот бит выдается из этого ЗУ. Время храпения (задержки) информации составляет 3 бита.

Таким образом, при применении в качестве блоков памяти адресного запоминающего устройства, одна и та же информация из обоих каналов в различное время вписывается в одноименные ячейки блоков 11 и 14, а считывается из этих ячеек блоков памяти одновременно, при этом задержка

информации в блоке 11 (отрезок времени ) больше задержки информации в блоке 14 (отрезок времени tz-/2), так как первый канал короче второго канала. В момент времени первый канал отказал,

информация по нему не принимается до момента времени s, причем этот канал в результате резервирования изменил свою длину. Счетчнк 8 первого канала восста навливает после резервирования побитную

нумерацию в этом канале и вносит коррекцию в задержку информации первого канала (блок 11). При этом первый принятый после резервирования информационный бит «н задерживается на отрезок

времени , меньше времени задержки информации по второму каналу, так как в результате резервирования соотношение длин каналов изменилось, и первый канал стал длиннее второго.

Существенной особенностью спутникового канала является изменение частоты принимаемой информации вследствие эффекта Допплера. В течение времени происходит увеличение частоты, что происходит при сближении спутника с Землей. В момент времени 14 происходит замена спутника, и с момента времени частота принимаемой информации, (спутник удаляется от Земли) уменьшается.

Таким образом, введение новых блоков с их связями в предлагаемом устройстве дало возможность устранить недостатки прототипа, а следовательно, повысить достоверность передачи информации при работе с неуправляемыми источниками информации по каналам переменной длины.

Формула изобретения

Устройство для передачи и приема дискретной информации по параллельным каналам связи переменной длины, содержащее на передающей стороне последовательно соединенные блок управления, распределитель, датчик маркирующей комбинации и коммутатор, на другой вход которого подан ииформацнонный сигнал, третий вход коммутатора соединен с другим выходом блока управления, на приемной стороне - первый и второй дешифраторы, выход каждого из которых подключен к установочным входам первого и второго соответственно счетчиков адресов записи, выходы каждого из которых подключены к адресным входам блока управления, первый и второй выходы которого подключены соответственно к управляющим входам распределителя и схемы выборки, информационный вход которой соединен с выходом первого блока памяти, вход первого дешифратора и другой вход первого счетчика адресов записи объединены, вход второго дешифратора и другой вход второго счетчика адресов записи объединены, отличающееся тем, что, с целью повышения достоверности, введены на передаю-, щей стороне генератор рекуррентной последовательности, на приемной стороне - счетчик адресов считывания, блок выбора тактов и второй блок памяти, при этом на передающей стороне установочный выход блока управления подключен к установочным входам датчика маркирующей комбинации, вход которого соединен с входом генератора рекуррентной последовательности, разрещающий вход которого соединен с разрешающим выходом блока управления, выход генератора рекуррентной последовательности подключен к служебному входу коммутатора, на приемной стороне- вход первого дешифратора соединен с одним из входов первого блока памяти, вход записи, вход считывания и управляющий вход которого соединены соответственно с выходом первого счетчика адресов записи,

с выходом счетчика адресов считывания и с входом считывания второго блока памяти, и с третьим выходом блока управления, первый и второй установочные входы которого соединены с выходом первого

и выходом второго дещифраторов, четвертый, пятый и шестой выходы блока управления подключены соответственно к управляющему входу блока выбора тактов, уйравляющему входу второго блока памяти и управляющему входу счетчика адресов считывания, тактовый вход которого соединен с тактовым выходом блока выбора тактов, который через распределитель подключен к тактовому входу схемы выборки, другой информационный вход которой соединен с выходом второго блока памяти, вход записи и другой вход которого соединены соответственно с выходом второго счетчика адресов записи и с входом

второго дешифратора, причем вход первого дешифратора является иервым информационным входом приемной стороиы, а вход второго дешифратора - вторым информационным входом.

Источники информации,

принятые во внимание ири экспертизе

1. Шляпоберский В. И. Основы техники передачи дискретных сообщений, М., «Связь, 1973, с. 437-440 (прототип).

иНФ