Система для автоматизированногопРОЕКТиРОВАНия и упРАВлЕНия TEXHO-лОгичЕСКиМи пРОцЕССАМи B МиКРОэлЕКТРО-НиКЕ Советский патент 1981 года по МПК G05B17/02 

ми. Данная система позволяет осуществлять автоматическое проектирование интегральных схем по заранее заданным моделям и управление процессами изготовления фотошаблонов или непосредственно компонентов схем, например методом электронной литографии 2j.

Отсутствие возможности выполнять автоматизированный синтез модели из фрагментов и фиксации этой модели в структуре является недостатком известной системы, приводящим к снижению ее эффективности, особенно при использовании в системе коллективного пользования.

Цель изобретения - повышение эффективности и расширение функциональных возможностей за счет осуществления режима формирования модели из фрагментов и фиксации этой модели в структуре.

Поставленная цель достигается тем, что в систему введены преобразователь кодов настройки цифровой структуры, соединенный двухсторонней связью с центральным процессором и подключенн й выходом к управляющему входу блока моделей и констант, и устройство синтеза моделей, первые вход и выход которого соединены с соответствующими выходом и входом центрального процессора, второй вход устройства синтеза моделей соединен с выходом блока моделей и констант, а второй выход подключен ко входу преобразовател-я кодов настройки цифровой структуры.

Kpoivie того, в системе устройство синтеза моделей содержит блок управления, соединенный двухсторонними связями с блоками сравнения, хранения признаков, хранения мнемонически знаков, формирования дизъюнкции, формирования конъюнкции, оптимизации комбинационных схем и с блоком памяти, который соединен двухсторонними связями с блоками формирования Зъюнкции, формирования конъюнкции, хранения мнемонических знакой и с блоком оптимизации комбинационных схем, выходы которого подключены соответственно к первым входам блока формирования дизъюнкции и блока формирования конъюнкции, вторые входы которых подключены ко второму входу устройства, первый вход которого соединен с первыми входами блоков управления и памяти, первые входы которых соединени с первым выходом устройств второй выход блока памяти соединен со вторым выходом устройства, выходы блоков хранения признаков и хранения мнемонических знаков подключены ко входам блока сравнения.

На фиг. 1 представленасхема системы; на , 2 показан пример реализации устройства синтеза моделей.

в состав схемы устройства входят: центральныйпроцессор 1, блок 2 моделей .и констант, блок 3 логического моделирования, блок 4 проектирования топологии, блок 5 анализа и моделирования схем, устройство 6 синтеза моделей, преобразователь 7 кОдов настройки цифровой структуры, устройство 8 ввода-вывода, терминальные устройства 9.

Устройство 6 синтеза моделей, состоит из блока 10 управления, блока 11 памяти, блока 12 хранения.мнемонических знаков, блока 13 сравнения, блока 14 хранения признаков, блока 15 формирования конъюнкции,блока 16 формирования дизъюнкции, блока 17 оптимизации комбинационных схем, цифрами 18 и 19 обозначены первые вход и выход устройства, цифрой 20 - второй выход устройства и цифрой 21 - второй вход устройства.

Центральный процессор 1 управляет работой системы в.режиме разделения времени. Блок 2 моделей и констант предназначен для хранения описаний моделей и констант апробированных решений задач проектирования. Блок 3 проверяет работоспособность спроектированных функциональных схем. Блок 4 проектирования топологи решает задачи размещения элемент.ов БИС, трассировки межсоединений а также гбтовит управляющую информацию для терминальных устройств 9. Блок 5 осуществляет проверку работоспособности спроектированных системой схем Иих топологических аналогов. Устройство 6 синтезирует логические, топологические и схемные модели разрабатываемого узла ЭВМ. Преобразователь 7 вырабатывает управляющие сигналы перестройки цифровой структуры блока 2 моделей и констант. Устройство 8 ввода-вывода обеспечивает обмен информацие между центральным процессором 1 и терминальными устройствами с осуществлением параллельной работы переменного набора абонентского оборудования. Терминальные устройства 9 предназначены для индивидуальной работы разработчиков с системой. В составе любого из устройств 9 обязательно наличие исполнительного процессора ..

Блок 10 управляет работой устройства синтеза моделей. Блок 11 памяти предназначен для хранения задания на проектируемую схему хранения промежуточных данных синтеза моделей. Блок 12 предназначен для оперативного хранения расшифровьшаемых мнемонических знаков описания проектируемой схемы. Блок 14 предназначен для хранения набора кодов знаков алфавита описания схемы. Блок 13 сравнения осуществляет проверку совпадений содержимого блока 12 и

блока 14. Блок 15 формирования конъюнкции и блок 16 формирования дизъюнкции фиксируют размерности конъюнкции и дизъюнкции соответственно, тгблучаемых в результате расшифровки описания проектируемой схемы, осуществляют анализ на наличие в блоке

2моделей и констант элементов, ре-, ализующих т буемые конъюнкций и дизъюнкции, а также синтез многовходовых конъюнкций и дизъюнкций из элементов, хранящихся в блоке

2 моделей и констант. Блок 17 оптимизации комбинационных схем предназначен для синтеза схем приемлемого порядка на имеющихся или возможных физических элементах.

Система работает следующим образом, i

Программа, содержащая в себе описание функциональной БИС, важнейших временных соотношений системы тестовых параметров, элекгрических требований к отдельным узлам и элементам, некоторых технологических особенностей и топологических ограничений, данных о геометрических размерах кристалла,, а также указания о наиболее специфических схемноконСтрукторских характеристиках БИС, может быть рассчитана как на осуществление полного цикла проектирование-изготовление, так и на выполнени частичного цикла, что бывает необходимо для оперативного выбора опти-мальных вариантов проектируемой схем

Центральный процессор 1 инициируе командой операцию ввода, которая осуществляет обращение к устройству 8 вв.ода-вывода. Последний передает, из устройств 9 информацию на проектирование БИС в центральный процессор 1, использующий систему приоритетов для определения последовательности решения поступивших задач. Затем исходные данные задач проектирования БИС транслируются в рабочие данные блоков системы.

По завершении этой операции центральный процессор 1 передает управляющую информацию и транслированные исходные данные первой задачи в блок.

3логического моделирования. Последний выбирает в блоке.2 модели логических элементов и составляет из них логическую модель, соответствующую проектируемой схеме, пОсле чего блок 3 осуществляет, моделирование, заключающееся в определении выходных состояний элементов в зависимости от входных сигналов с учетом специальных требований временных соотношений.

По окончании логического моделирования полученные результаты автоматически приводятся к стандартному виду и направляются через центральный процессор 1, устройство 8 ввода-вы,вода на терминальное устройство 9

соответствующего разработчика. После этого центральный процессор ;1 запускает блок 4 проектирования топологии передает ему исходные данные на проектирование топологии разрабатываемой .БИС.

Одновременно с этим центральный процессор 1 запускает блок 3 логического моделирования и передает ему иходные данные следующей по приоритету задачи проектирования.

Q

В случае отсутствия в блоке 2 модели какого-либо элемента проектируемой схемы блок 3 логического моделирования формирует сигнал запроса центральному процессору 1. Послед5ний запускает устройство 6 синтеза моделей и передает ему всю иходную информацию о проектируемой БИС.

До исходным данным на проектируемую БИС, поступившим с центрального процессора 1, а также информации

0 блоков 2.моделей и констант, устройство б синтезирует отсутствующие в блоке 2 логические, топологические и схемные модели.

По окончании синтеза моделей устройство 6 передает информацию о новых моделях преобразователю 7. Последний вырабатывает систему уп- . равляющих сигналов для перестройки определенных массивов цифровой

0 структуры блока 2. После фиксации синтезированных моделей в структуре блока 2 преобразователь 7 передает управление центральному процессору 1, который в момент освобождения

5 блока 3 логического моделирования, в соответствии с приоритетом, восстанавливает первоначальную заодачу и в соответствии с вновь синтезированными моделями осуществляет окон0чательное логическое моделирование.

При передаче центральным процессором 1 управления блоку 4 проектирования топологии последний запрашивает из центрального процессора 1

5 информацию, необходимую для проектирования топологии (описание схемы, геометрические размеры кристалла, указание технологии схемы). Расшифровав информацию, блок 4 отме0чает в блоке 2 моделей и констант требуемые по описанию схемы топологические структуры и с учетом схемных и конструктивно-технологичес-. , ких ограничений,, накладываемых осо5бенностями проектируемых схем и технологической базой производства, осуществляет их размещение и трассировку межсоединений на кристалле заданных геометрических размеров. При проектировании топологии,

0 в случае необходимости, разработчик имеет возможность корректировать ее с помощью диалоговых средств входящих в состав терминальных устройств 9, добиваясь при этом опти5

мального размещения компонентов и межсоединений на кристалле.

Сигнал об окончании проектирования топологических слоев совмещенных фотошаблонов БИС передается из блока 4 в центральный процессор 1 который запускает блок 5 анализа и моделирования схем и передает ему исходные данные программы (ограничения на основные функциональные параметры схемы: статическая помехоустойчивость, потребляемая мощность, времена задержек, нагрузочная способность, диапазоны питаю-г щих напряжений рабочих температур, специальные электрические требования, процент выхода годных, тип технологии) .

Блок 5 в соответствии с логической структурой БИС и реальным топологическим размещением ее элементов моделирует принципиальную электрическую схему без ее физической реализации. Анализ этой модели дает статические и динамические характеристики спроектированной БИС.

Полученные в результате расчета функциональные характеристики БИС блок 5 сравнивает с характеристиками, требуемыми разработчиками в исходной программе. Б случае неудовле творительных результатов сравнения блок 5 анализа и моделирования схем осуществляет детерминированную оптимизацию схемы, результатом которой является электрическая принципиальная схема БИС с скорректированными номиналами ее компонентов.

По окончании детерминированной оптимизации блок 5 анализа и моделирования схем проводит расчет схемы с целью обеспечения требуемого выхода годных. Решение этой задачи осуществляется методом статистического моделирования. Если определенный процент выхода годных удовлетворяет требуемому, блок 5 передает управление на центральный процессор 1, -который в свою очередь выводит результаты работы блока 5 (графики выходных характеристик, таблицы качественных показателей, тестовые таблиць1 для оценок выхода годных и др) . через устройство 8 ввода-вывода на терминальный комплект потребителя и передает управление блоку 4 проектирования топологии, В противном случае блок 5 анализа и моделирования схем осуществляет статистическую оптимизацию электрической принципиальной схемы БИС с целью получения такой совокупности оптимгшьннх значений нсшиналов компонентов, которая обеспечила бы требуемый процент выхода годных схем.

По сигналу управления, поступившему из центрального процессора 1, блок 4 проектирования топологии совн местно с блоком 2 корректирует спроектированную топологию в соответствии с результатами.работы блока 5 анализа и моделирования схем, внося изменения в модель топологии БИС.

Работа системы повторяется с этапа проектирования топологии..

Такой итерационный цикл проектирование топологии - анализ и моделирование электрических принципиальных схем осуществляется до тех пор пока не будет получена схема, удовлетворяющая разработчика по требуемь&д функциональным параметрам БИС и проценту выхода годных изделий. После получения положительных результатов центральный процессор выдает сигналы блокам 4 и 5, по которым последние редактируют результаты прЬектирования топологии и электрической принципиальной схемы (совмещенный топологический чертеж, чертежи шаблонов, описание электрической принципиальной схемы, режимы ее.работы, характеристики и др.) к виду, требуемому ГОСТом на документацию. Одновременно блок 4 проектирования топологии готовит управляющую информацию на изготовление фотошаблонов БИС, после чего центральный процессор 1 выводит описание документации и управляющей информации на изготовление комплекта фотошаблонов чррез устройство 8 ввода-вывода на терминальные устройства 9.

При построении устройства синтез моделей были учтены некоторые особенности, возникающие при автоматизации проектирования больших интегральных схем, а именно: возможность изменений способа . представления и хранения моделей БИС; необходимость реализации в .блоке синтеза моделей алгоритма синтеза моделей БИС; потребность в специальных средставх внесения изменений в представления моделей.

Модель БИС появляется в связи с необходимостью автоматизированного проектирования и технологического производства БИС. Поскольку технологии совершенствуются,в них происхдят изменения, приводящие к соответствующему изменению .

Пусть в некоторый момент проектировшик работает с моделями М|, М, ..., Mj. В предлагаемой системе представления этих моделей должны быть реализованы. При этом могут быть два способа реализации моделей, Первьй заключается в хранении описаний всех конкретных моделей М., HQt ... t. Иными словами, в блоке 2 « делей и констант системы имеются К записей, при этом каждой записи соответствует описание определенной модели. При использовании любой модели проектировщик o6patasaeTCH к соответствующему описанию. При другом способе представления моделей в системе хранятся некоторые заготовки (фрагменты описаний) и алгоритм их KONmoHOBки. При использовании моделей проектировщик должен описывать схему компоновки моделей из фрагментов, затем запустить алгоритм синтеза, в pesyjtbTaTe которого будет п6строена соответствующая модель.

По сигналу запуска, поступившему с центрального процессора 1, блок

10управления переписывает в блок

11памяти из массива описаний схемы в массив расшифрованных кодов код первого знака и придает ему признак логического отрицания. После этого по сигналам с блока 10 управления код второго знака из описания схемы считывается в блок 12.

Считанный код сравнивается в блок 13 сравнения с кодом скобки, вающей логическое выражение, поступившем с блока 14. Если коды совпадают, то в массив расшифрованных кодов заносится признак логической переменнфй. После Э-ЕОГО из описания схемы в блок 12 считывается код. очередного знака описания и, в случае предьщущего знака скобка, под действием сигналов с блока управления, с блока 14 хранения признаков в блок 13 сравнения подается код логического отрицания. Если коды в блоке 13 сравненТ1Я совпадают, блок 10 управ ления фиксирует в массиве расшифрованных кодов признак логического отрицания,, после чего работа устройства повторяется. Если в блоке 13 коды не совпадают, в массиве расшифрованных кодов фиксируется признак логической переменой. В случае фиксации логической переменной следующим шагом работы устройства является считывание из блока 11 памяти в блок 12 очередного знака описания и поочередный анализ его в блоке 13 сравнения на совпадение с признаками логического отрицания, логической дизъюнкции, скобки, закрывакмдей логическое выражение, признаком, конца описания проектируемой схемы. Это анализ осуществляется под действием сигналов управления с блока управления, поступающих на блоки 12, 13, 14

Если блок сравнения фиксирует совпадение анализируемого знака с признаком отрицания, то блок управления фиксирует в блоке 11 памяти признак логического отрицания, переписывает очередной знак описания гцюистируемзй схемы в массив расшифрованных кодов с признаком логической переменной и фиксирует в блоке 15 формирования конъюнкции размерность полученной конъюнкции. После этого в блок 12 из блока 11 считывается очередной знак описания проектируемой схемы и осуществляется анализ, следую-.

щий в случае фиксации логической пвременной.

При фиксировании блоком 13 сравнения совпадения анализ1фуемого знака с признаком логической дизъюнкция, блок управления фиксирует в блоке 16 формирования дизъюнкции размерность полученной дизъюнкции, а также посредством центрального процессора 1 осуществляет анализ в блоке 2 моделей и констант на нгшичие в его библиотеке элемента, реализующего логическую конъюнкцию, размерности, полученной на предыдущих этапах работы устройства б и зафиксированной в блоке 15 формирования конъюнкции. Для этого в блок формирования конъюнкции 15 из блока 2 моделей и констант считываются все возможные коэффициенты входа логических элементов И и для каждой конъюнкции полученной размерности вычисляется порядок реализуемой схемы.

Если какое-либо вычисленное значение равно единице это свидетельствует о наличии в блоке 2 моделей

и констант логического элемента И, позволяющего реализовать логическую конъюнкцию Требуемой размерности. Вычисленная информация фиксируется в блоке 11. Работа устройства повторяется со считывания на анализ очередного знака описания схемы.

Если блок 13 сравнения фиксирует совпадение анализируемого знака с признаком скобки, закрывающей логическое ыражени,е, то блок 10 управления посредством центрального процессора 1 осуществляет анализ в блоке 2 моделей и констант на наличие в его библиотеке элемента, реализующего логическую конъюнкцию, размерности, полученной на предыдущих этапах работы устройства 6 и зафиксиро- ванной в блоке 15 формирования конъюнкции. Для вычисляется и анализируется множество значений порядка реализуемой схемы для получения конъюнкции, а вычисленная информация фиксируется в блоке 11.

После этого блок 10 управления посредством центрального процессора 1 проводит анализ в блоке 2 моделей и констант на наличие в его библиотеке элемента, реализующего логичесяую дизъюнкцию, размерность которой, полученная на предыдущихэтапах работы устройства 6, зафиксирована в блоке 16 формирования дизъюнкции.

Для этого.в блок формирования дизъ{онкции 16 из блока 2 моделей и констант считываются все возможные коэффициенты входа логических элементов ИЛИ и для дизъюнкции вычисляются порядки реализуемой схемы. Если ка;кое-либо значение равно единице, то в блоке 2 моделей и констант ютёется логический элемент ИЛИ, необходимый для реализации дизъюнкции требуемой размерности. Вычисленные значения, описывающие возможные варианты построения ИЛИ на несколько входов, фиксируются в блоке 11. После этого блок управления запускает блок 17 оптимизации комбинационных схем. Блок 17 оптимизации комбинационных схем вычисляет перерасход аппаратуры при построении ко бинационной схемы из реальных элеме той И,ИЛИ,коэффициенты вз4ода которы дали значения порядка схемы, равные единице. При многообразии таких пар схема строится лз той пары, перерасход аппаратуры при которой минимальный. Информация, описывающая синтезированный логический элемент, фиксируется в массиве расшифрованны кодов блока 11 памяти. Блок 17 определяет также минимал ную общую каскадность схемы, реализующей заданную дизъюнктивную норма ную форму (.ДНФ) логической функции при произвольном конечном количестве конъюнкций различных рангов. На следующем этапе работы блок 17 осуществляет определение минимального количества логических элементов И и минимального количества логических элементов ИЛИ, необходимых для построения схемы, реализующей заданную ДНФ логической функции. Вычисленные значения заносятся в таблицы решений блока 11 памяти. Последовательно просматривая эти таблицы решений, блок 17 по значению допустимог порядка схемы определяет требуемые эл менты И, ИЛИ. После этого блок 10 управления устанавливает блок15 фо мирования конъюнкции и блок 16 формирования дизъюнкции в исходное сое тояние, считывает из блока 11 в бло 12 очередной знак и проводит его ан лиз на совпадение с признаками логической дизъюнкции и конца логического выражения. Если код знака совпадает с признаком дизъюнкции, блок 10 управления фиксирует в блок 16 формирования дизъюнкции размерность полученной дизъюнкции, считывает из описания схемы в блок 12 очерёдной знак и осуществляет анали на совладение этого знака с приз наками логического отрицания и логической переменной. Работа устройства синтеза моделей повторяется. Если анализируемый знак совпадае с признаком конца описания проектируемой схемы, блок 10 управления передаёт знак конца синтеза модели логического выражения центральному процессору 1. Если прианализе знака, следующего за знаком логической переменно его код не совпадает с признаками логического отрицания, логической дизъюнкции, скобки, закрывающей логическое выражение, признаком конца описания проектируемой схемы, блок 10 управления Фиксирует этот код в массиве расшифрованных кодов с признаком логической переменной, фит ксирует в блоке 15 формирования конъюнкции размерность полученной в результате анализа кон.ъюнкции, считывает из описания схемы в блок 12, очередной анализируемый знак, и работа устройства синтеза моделей повторяется. Концом работы устройства 6 синтеза моделей при синтезе логических моделей является совпадение анализируемого знака с признаком койца описания проектируемой схемы. В этом случае управление с устройства 6 синтеза моделей передается центральному процессору 1. Формула изобретения 1.Система для автоматизированного проектирования и управления технологическими процессами в микроэлектронике, содержсодая центральный процессор, соединенный двухсторонними связями с блоками логического моделирования, проектирования топологии, анализа и моделирования схем, устройством ввода-вывода и блоком моделей и констант, который соединен двухсторонними связями с блоками логического моделирования, проектирования топологии, анализа и моделирования схем, устройство вводавывода соединено двухсторонними связями с терминальными устройствами, отличающаяся тем, что,с целью повышения эффективности и расширения функциональных возможностей за счет осуществления режима формирования модели иэ фрагментов и фиксации этой модели в структуре, в нее введены преобразователь кодов настройки, цифровой структуры, соединенный двухсторонней связью с центральным процессором и подключенный выходом к управляющему входу блока моделей и констант, и устройство синтеза моделей., первые вход и выход которого соединены с соответствующими выходом и входом центрального процессора, второй вход устройства синтеза моделей соединен с выходом блока моделей и констант а второй выход подключен ко входу преобразователя кодов настройки циф ровой структуры. 2.Система по п. 1, отличающаятС я тем, что устройство синтеза моделей содержит блок управления, соединенный двухсторонними связями с блоками сравнения, хранения признаков, хранения мнемонических знаков, формирования дизъюнкции, формирования конъюнкции, оптимизации комбинационных схем и с блоком памяти, который соединен двухсторонними связями с блоками формирования дизъюнкции, формирования конъюнкции, хранение мнемонических знаков и с блоком оптимизации комбинационных схем, выхода которого подключены соответственно -к первым .входам блока формирования дизъюнкции и блока формирования конъюнкции, вторые входы которых подключены ко вторс 4у входу устройства, первый вход которого соединен с первыми входами блоков управления и памяти, первые входы которых соединены с первым ВЕлходом устройства, второй выход

блока памяти соединен со втор1лм выходом устройства, выходы блоков хранения признаков и хранения мнемонических знаков подключены ко входам блока сравнения.

Источники информации, принятые во внимание при экспертизе

1. Табарный в.Г. Автоматизированная система проектирования интеграль ных схем. Известия вузов СССР, сер. Радиоэлектроника, т. ХУ1, 1973. I б.

2,. Авторское свидетельство СССР по заявке № 1993565/18-24,кл. G 06 F 15/20, 1974.