Вычислительное устройство Советский патент 1987 года по МПК G06F7/00 

1128

Изобретение относится к цифровой вычислительной технике и предназначено для выполнения элементарных операций - инверсии, конъюнкции, дизъюнкции, импликации - над расплывча- тыми переменными в различньк базисах и ориентировано на применение в специализированных процессорах для обработки расплывчатой информации.

Целью изобретения является рас- ширение функциональных возможностей устройства путем вьшолнения операций над расплывчатыми переменными в различных базисах.

На чертеже представлена функци- ональная схема устройства.

Устройство содержит дешифратор.1 схему 2 сравнения, сумматор 3, вход

4управления мультиплексором, вход

5задания кода выполняемой опера- ции, мультиплексоры 6-8, шинный формирователь 9, блок 10 памяти, вход

11 считывания, выходную информационную шину 12 устройства, мультиплексор 13, группу элементов НЕ 14,вход 15 управления мультиплексором,груп- -пу элементов НЕ 16, входную информационную иину 17 устройства, вход 18 зшравления мультиплексором, двунаправленную информационную шину 19, адресные тины 20-23 выбора одного из регистров блока памяти устройства, вход 24 разрешения чтения/записи для информационной двунаправленной шины вход 25 выбора функции для информа- ционной двунаправленной шины, вход 26 разрешения записи для входной информационной шины блока памяти.

З стройство предназначено для выполнения элементарных операций над расплывчатыми переменными в различньк базисах.

Расплывчатая переменная это переменная, принимающая значение из интервала 0,l и служащая для оценки истинности неточных или нечетких высказываний. Над такими переменными введены следующие элементарные операции (а, b - распльшчатые пере- менные : инверсия конъюнк- дия МИн(а,Ъ) или а((0,а+

V I/VX /

|+Ъ-1), дизъюнкция (а,Ь) или { 1 5 а+Ъ); импликация ( -а,Ъ) или a. ин

( ,1 , -а+Ь), или

, 1 S если а ;6Ь

0, если а b

или

Ъ

если а i Ъ если а b.

5

0

5 0 j

0

5 Q

5

Функциональное назначение элементов и блоков, образующих устройство .

Дешифратор 1 предназначен для преобразования входных сигналов: выход (с) схемы 2 сравнения; выход (PI) переноса сумматора 3, вход 4 устройства управления мультиплексором 8 (ив), код операции - вход 5 задания кода вьшолняемой операции устройства {FO-F2) в выходные сигналы: вход переноса для сумматора 3 (РО)-, константа (CONST); управление мультиплексором 6 (ШО, UR1). Он реализует логические функции в соответствии с таблицей. Обозначения входных и выходных переменных в таблип.е соответствуют обозначениям, написанным в скобках после названия сигнала.

Схема 2 сравнения предназначена для сравнения двух 8-разрядных кодов, вьщает на выходе С значение , если значения кода на первом входе больше, чем на втором, и О - в противном случае.

Сумматор 3 предназначен для сложения 8 разрядных кодов и возможного сигнала переноса в младший разряд (РО, см. табл.) и выдачи суммы и возможного сигнала переноса в старший разряд (Р).

8-разрядный мультиплексор 6 служит для коммутации на выходную имну 12 устройства и входную информационную шину блока памяти или константы, или значений с выхода сумматора 3, мультиплексора 7 и мультиплексора 8. Восемь разрядов первого информационного входа мультиплексора объединены и соединены с вторым выходом дешифратора Ij т.е., если выбран первый информационньй вход мультиплексора, то на выходе будет константа, состоящая или из нулей, или из единиц.

8-разрядньй мультиплексор 7 предназначен для коммутации на входы схемы 2 сравнения, сумматора 3,мультиплексора 6 прямого или инверсного значения с выхода мультиплексора 13.

8-разрядньй мультиплексор 8 предназначен для коммутации на входы схе- мы 2 сравнения, сумматора 3, мультиплексора 6 прямого или инверсного значения с второй выходной информационной шины блока 10 регистров.

fO

J5

312837A6

Шинный формирователь 9 обеспечивает подключение выходной шины 12 устройства на общую магистраль данных ,

Блок 10 памяти представляет собой сверхоперативное ЗУ, содержав1ее четыре 8-разрядных регистра и ксоммута- ционные и управляющие схемы, которые позволяют считывать на выходные информационные шины данные из любого из четырех регистров, в зависимости от кодов, поданных на cooTBeTCTByromjie адресные входы - пгины 20 и 21 и аналогично записать с входной информационной шины в любой из четырех регистров в зависимости от кода на шине 22, Запись осуществляется по сигналу, поданному на вход 26. Двунаправленная информационная пшна 19 также может быть соединена с входами или выходами любого из четырех регистров, в зависимости от кода, поданного на шину 23. Режим Чтение- запись определяется в зависимости от сигнала, поданного на вход 25, а вход 24- используется для открытия буферных схем двунаправленной информационной шины. Запись или чтение в регистр, выбранный по адресу, поданному на шину 23, осуществляется толь-зо ко в том случае, если на входе 24 активный уровень.

8-разрядный мультиплексор 13 служит для коммутации на входы мультиплексора 7 и группы инверторов данных или с входной шины 17 устрой20

25 л

Ч - - р

ства, или с первой выходной информационной вшны блока 10 регистров.

В предлагаемом устройстве 8-разрядные коды интерпретируются как 8-разрядные числа без знака с точкой, фиксированной перед старшим двоичным разрядом, при этом дискретность составляет 1/256, единипа представляется кодом, состоящим из всех единиц.

Устройство можно разбить на два основных узла - хранение и формирование операндов и выполнение операций.

Узел хранения и формирования операндов состоит из блока 10 памяти, мультиплексоров 7, 8 и 13 и групп инверторов. Обозначим выход мультиплексора 13 а, вторую выходную информационную шину блока 10 памяти - Ь. При этом.а может принимать значения, выставленные на входной информационной тине 17 устройства или

O

5

о

0

первой выходной информационной пшне блока памяти, в зависимости от значения управляюш.его сигнала 18. Ъ принимает значения, выставленные на второй выходной информационной сш- не блока памяти. Выходные информационные тины блока памяти могут быть скоммутированы с выходами любого из четырех регистров блока памяти, в зависимости от сигналов на пгинах 20 и 21, Итак, а может принимать значения, хранящиеся в любом из регистров блока памяти или подаваемые на входную информационную шину 17 устройства, Которое управляется сигнала- подаваемыми на гтину 20 и вход

ми,

18 устройства, а Ъ может принимать значения, хранящиеся в любом из регистров блока памяти, который управляется сигналами, подаваемыми-на шину 21 устройства.

Обозначим выход мультиплексора

7а , выход мультиплексора 8 - b .

8зависимости от управляющего сигна- 5 ла 15 а может равняться или а, или

инверсии а, т.е. а, аналогично, в зависимости от управляющего сигиа/4 1jj-

ла 4,Ъ может принимать значения Ъ или Ъ.

Узел выполнения операций состоит из схемы 2 сравнения, сумматора 3, мультиплексора 6 и дешифратора 1. Он представляет собой комбинационную

схему. Обозначим выход мультиплексо/ ра 6 -2. .

0

5

Команды, выполняемые этим узлом, представлены в таблице.

В таблице приведены следующие обозначения:

1. - выход мультиплексора 7, первый вход данных узла выполнения операций;

-выход мультиплексора 8, второй вход данных узла выполнения операций;

-выход мультиплексора 16,выход данных (результат) узла выполнения операций;

-код команды;

-результат сравнения 1.

-vl

Ъ

0 F.,F.

F

С

5

О J

если

если а Ъ

а йЪ ; Р - вход переноса в младший

разряд для сумматора 3j Р, - выход переноса в старошй

разряд сумматора 3; CONST - константа О или 1 - выход

дешифратора;

UR, UR ив.1 (в клетке таблицы) управляющие входы мультиплексора 6;

управление мультиплексоро 8 и выбор константы.

о

х

активный уровень соответствующего сигнала; пассивный уровень, значение сигнала безразлично .

Устройство предназначено для выполнения элементарных операций над расплывчатыми переменными за один такт, с его помоо1ьго можно вьшолнять и более сложные операцииs например эквивалентность.

(a-ib)&{b-H a), но для этого требуется три такта работы устройства, причем операции - и И могут быть любыми из указанных. Рассмотрим случай, когда а-5 Ъ ин( 1 ,1- а+Ъ), а, (а,,Ь).

Предположим, что операнды записаны в регистрах с адресами 00 и О блока О-памяти, а результат необходимо вьщать на выходную иину 12„

На адресные входы 20-22 блока 10 памяти подаются коды 00, 01 и 10 соответственно, которые означают, что в первом.такте операнды берут из регистров 00 и а записывают в iO, кроме того на входе 26 paspeDieHHH записи блока памяти установлен активный уровень

На управляющий вход 18 мультиплексора 13 подана i, обеспечивающая передачу на его выход информации с первой выходной информационной шины блока 10 памяти.

На управляющие входы 15 и 4 мультиплексоров 7 и 8 соответственно подаются сигналы 1 и О, что обеспечивает передачу инвертированного первого операнда и неинвертированного второго, т.е. а -, Ъ Ъ,

На входную шину 5 кода операции дешифратора поступает код 000, соответствующий операции (1,8, + +Ь ). Внутренние управляющие сигналы, возникающие при этом, приведены в двух строках таблицы, соответствующих операции ( 1 ,8, +Ъ ),

Сигналы на входе 1i, управляющие выходными формирователями 9s и на входе 24 блока iO памяти должны иметь неактивный уровень, а значения сигналов на входах 19, 23, 25. и 17 безразличны. По окончании пе

5

0

5

0

0

реходных.процессов в схемах устройства на выходе мультиплексора рёгде

зультат ипликапии мин

/

8. И

И I 1

блока II1 11

(IJ а+ь)

b соответственно содерлимое регистров 00 и 01 блока памяти, это т результат записан в регистр О блока памяти.

На втором значения всех входных сигналов те же, за исключением сигналов на адресных входах 20-22 блока 10 памяти теперь па них подаются след тощие сигналы 01, 00, 11, что обеспечивае.т выполнение операции мин ( 1, 1-аГ+Ь) дНо здесь аГ и Ъ - содержимое регистров

П 1- f ППИ

01 , Ои , а результат записывается в регистр П ,

На адресные входы 20 и 2 i 10 памяти подаются коды 10 и .На управляющий вход 18 мультиплексора 13 подается 1, На управляющие входы 15 и 4 мультиплексоров 7 и 8 подается О, обеспечивающий выборку неинвертированных операндов, т.е.

/л- ( ™. - 1 t

а -а, b Ь, На управляющий вход 11 выходных шинных формирователей 9 поступает активный уровень. На входы 5 кода операции деп нфратора 1 поступает код 101, соответствующий операции Л4МН Сз. , b ), таким образом, на выходе мультиплексора 6 и следовательно, на выходной шине 12 устройства будет мин ( Тэ) , где а,Ь - содерлсимое регистров 10 и П.

Итак, на. первом такте выполнена операция Рг (i,-(Рг 00)+ +(Рг 01 )) , на втором Рг i 1 мин (1,1- {Рг 0)+(Рг 00)), на третье.м Вых мни((Рг 10), (РГ 11)), т.е. в целом выполнена операция Вых(Рг 00)- - й-у(рг 0), где (РГ 00) - содер -и- мое регистра 00,

Устройство для выполнения элементарных операций над расплывчатыми

5 множествами предназначено для использования в качестве процессорной секции при построении специализированных вычислительных устройств для обработки расплывчатой информации на

0 основе микропрограммируемых комплексов БИС. При этом целесообразно изготовление такого устройства в виде одного корпуса БИС,

5 Фор мула изобретения

Вычислительное устройство, содержащее дещифратор, схему сравнения, блок памяти, отличающее5

с я тем, что, с целью растпирения функциональных возможностей за счет реализации операций над расплывчатыми переменными в различных базисах, в него введены четыре мультиплексора, две группы элементов НЕ, сумматор и пшнный формирователь, причем двунаправленная информационная шина устройства соединена с двунаправленной информационной шиной блока памяти, первая информационная выходная шина которого соединена с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с входной информационной шиной устройства, первый вход управления мультиплексором которого соединен с управляющим входом первого мультиплексора, выход которого соединен с первым информационным входом второго мультиплексора и входами элементов НЕ первой группы, выходы которых соединены с вторым информационным входом второго мультиплексора, управляющий вход которого соединен с вторым входом управления мультиплексором устройства, третий вход управления мультиплексором которого соединен с первым

входом дешифратора и управляющим вхо- i ной двунаправленной шины,блока памяти, второй управляющий вход блок памяти соединен с входом выбора фун ции для информационной двунаправле ной пшны блока памяти, третий упра ляющий вход блока памяти соединен входом разрешения записи для входн информационной шины блока памяти вход считывания соединен с управляю щим входом шинного формирователя,вы ход которого является выходом уст ройства.

дом третьего мультиплексора, первый информационный вход которого соединен с второй информационной выходной шиной блока памяти и входами элементов НЕ второй группы, выходы которых соединены с вторым информационным входом третьего мультиплексора, выход которого соединен с первыми входами сумматора, схемы сравнения и первым информационным входом четвертого мультиплексора, второй ин

2837468

формационный вход которого соединен с выходом второго мультиплексора и вторыми входами сумматора и схемы сравнения, выход которой соединен с

5 вторым входом дешифратора, третий вход которого соединен с выходом переноса сумматора, выход суммы которого соединен с третьим информационным входом четвертого мультиплексора,

fO выход которого соединен с информационным входом шинного формирователя и с входной информационной тиной блока памяти, первый, второй, третий и четвертый входы которого соединеJ5 ны с адресными шинами выбора одного из регистров блока памяти устройства, вход задания кода выполненной операции которого соединен с четвертым, пятым и шестым входами дешифра20 тора, первый выход которого соединен с входом переноса сумматора, второй выход дешифратора соединен с четвертым информационным входом четвертого мультиплексора, первый и второй

25 управляющие входы которого соединены с третьим и четвертым выходами дешифратора, первый управляющий вход блока памяти соединен с входом разрешения чтения/записи для информацисн

мяти, второй управляющий вход блока памяти соединен с входом выбора функции для информационной двунаправленной пшны блока памяти, третий управляющий вход блока памяти соединен с входом разрешения записи для входной информационной шины блока памяти, вход считывания соединен с управляющим входом шинного формирователя,выход которого является выходом устройства.

Редактор Э.Слигаи

Составитель О.Березикова

Техред Л.Сердюкова Корректор Л. Патай

Заказ 7442/47 : Тираж 670Подписное

ВИНИЛИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва,. Ж-35, Раушская наб., д. 4/5

Проинпоиственно-полиграфическое предприятие, г, Ужгород, ул. Ррог-ктиая, ч

Прои. чкгИЧР т ,ч niji-i

Изобретение относится к цифровой вычислительной технике и предназначено для вьтолнения элементарных операций над расплывчатыми переменными. Цель изобретения - расширение функциональных возможностей за счет выполнения операций над расплывчатыми переменными в различных базисах. Устройство содержит дешифратор, схему сравнения, сумматор, три входа управления мультиплексорами, вход задания кода выполняемой операции, четыре мультиплексора, шинный формирователь, блок памяти, вход считьтанияв входную информационную шину устройства, выходную ин- формационную шину устройства, две группы злементов НЕ, двунаправленную информационную шину устройства, адресные шины выбора одного из регистров блока памяти, вход разрешения чтения/записи и вход выбора функции для двунаправленной информационной шины, вход разрешения записи для входной информационной шины.Все элементарные операции - инверсия, конъюнкция, дизъюнкция, импликация - вьтолняются за один такт. Устройство целесообразно использовать в качестве процессорного элемента в специализированных процессорах, ориентированных на обработку расплывчатой информации, при создании их на микропрограммируемых комплексах БИС, I шт. W &0 4 Ж