Устройство для сопряжения цифровой вы-чиСлиТЕльНОй МАшиНы C пЕРифЕРийНыМи уСТРОй-СТВАМи Советский патент 1981 года по МПК G06F3/04 

1

Изобретение относится к вычислительной технике и может быть использовано в системах, в которых взаи.мосвязь устройств осуществляется через интерфейс И-41.

Известно устройство для сопряжен ЦВМ с периферийными устройствами, содержащее блок Прерываний, регистр инструкций, адресный регистр, блок состояния, блок управления и сумматор 1 .

Однако такое устройство содер.жит схемы в соответствии с конкретными функциями, что усложняет устройство.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство для сопряжения ЦВМ с периферийными устройствами, содержащее блок усилителей гигналов связи с ЦВМ, блок усилителей сигналов связи с периферийными устройствами, блок дешифрации адреса, блок хранения управляющих слов, блок буферизации данных, блок управления обменом, блок задания режимов имитации, блок управления режимами имитации, блок запоминания состояний периферийных .устройств, блок контроля временных

интервалов, блок автономной проверки 2 .

Недостаток устройства состоит в том, что оно не позволяет проводить параллельно-последовательный обмен, что сужает функциональные возможности устройства.

Цель изобретения - расширение функциональных возможностей за счет

0 организации последовательно-парал- лельного обмена информации.

Поставленная цель достигается тем, что в устройство для сопряжения цифровой вычислительной машины

5 с периферийными устройствами, родержащее блок усилителей сигналов связи с ЦВМ, группа входов-выходов которого соединена с первой группой входов-выходов устройства, блок

0 усилителей сигналов связи с периферийными устройствами, группа входов-выходов которого соединена со второй группой входов-выходов устройства, блок дешифрации адреса, первый, второй, третий, четвертый выходы которого соединены, соотве тственно, с первыми входами блока управления обменом, блока хранения управляющих слов, блока буферизации

0 данных и блока .запоминания состояни;, причем вход блока дешифрации адреса соединен с первым выходом блока усилителей сигналов связи с ЦВМ, второй выход которого соединен со вторыми входами блока буферизации данных и блока хранения управляющих слов, третий вход, первый и второй выходы последнего соединены, соответственно, с первым выходом вторым входом блока управления обме ном/первым входом блока усилителей .сигналов связи с периферийными устр ствами,первый,второй выход,второй в которого соединен, соответственно, со вторым входом блока запоминания состояния, третьим входом, вторьо выходом блока управления обменом, четвертый вход, третий выход которого соединен, соответственно, с третьим выходом, первым входом бло ка усилителей сигналов связи с ЦВМ, второй вход которого соединен с пер выми выходами блока буферизации данных и блока запоминания состоя- ния, введены сдвиговый регистр, дешифратор адресного маркера и регист циклического контроля, причем второй выход блока буферизации данных соединен .с первым входом сдвигового регистра, первый выход, которого сое динен со входом дешифратора адресного маркера и третьим входом блока буферизации данных, четвертый вход которого соединён с третьим входом блока запоминания состояния и первы выходом блока управления обменом, пятый, шестой входы которого соединены, соответственно, с первым выходом, первым входом регистра циклического контроля и вторым выходом сдвигового регистра, второй, третий входы последнего соединены, соответ ственно, с четвертым, пятым выходом блока управления обменом и вторьам входом регистра циклического контро ля, второй выход которого соединен четвертым входом блока запоминания состояния пятый вход которого соеди нен с первым выходом дешифратора ад ресного маркера,второй выход послед него соединен с седьмым входом блок управления обменом,четвертый вход сдвигового регистра соединен с третьим выходом блока усилителей сигналов связи с периферийн1 1ми устр ствами, шестой выход блока управления обменом соединен с третьим входом регистра циклического контроля. 1, На фиг. 1 представлена структурная схема устройства ) на фиг. 2схема блока управления обменом, вхо дящего в состав устройства. Устройство содержит блок 1 усилителей сигналов связи с ЦВМ, блок 2усилителей сигналов связи с периферийными устройствами, блок 3 дешифрации адреса, дешифратор 4 адрес ного маркёра, регистр 5 циклического контроля, блок б буферизации данных, сдвиговый регистр 7, блок 8 управления обменом, блок 9 хранения управляющих слов, блок 10 запоминания состояния, входы-выходы 11 и 12 устройства, выходы 13 и 14, вход 15, выход 16, вход 17 блока усилителей сигналов связи с ЦВМ, выход 18, входы 19 и 20, выходы 21 и 22 блока усилителей связи с периферийными устройствами, выходы 23-26 блока дешифрации адреса, выход 27 блока хранения управляющих слов, выходы 28 и 29 дешифратора адресного маркера, выходы 30 и 31 сдвигового регистра, выходы 32 и 33 регистра циклического контроля, выходы 34-37 блока управления обменом. Блок управления обменом включает в себя элемент ИЛИ 38, одновибратор 39, счетчик 40 битов, элементы И 4143, счетчик 44, коммутатор 45, одновибратор 46 , элемент НЕ 47, элементы И 48 и 49, элемент ИЛИ 50. Устройство работает следующим образом. Программный обмен информацией между оперативной памятью ЦВМ и периферийными устройствами осуществляется под управлением программы. При работе в программном режиме используются пять адресуемЕйх со стороны шины интерфейса И-41 регистров. Программным путем можно загружать и считывать информацию с адресуемых регистров. Обращение к любому из них производится следующим образом. Процессор выставляет на линии адреса адрес регистра, на линии кода операции - код чтения, либо записи. Если ПРОИЗВОДИТСЯ запись, на линии данных выставляется загружаемая информация. Блок 4дешифрует адрес и код операции, поступающие в него с выхода 13, и выставляет соответствующий сигнал на выходах 24-26 обращения к регистрам блоков 6, 9 и 10. При записи информации в соответствующие регистры блока 6 и блока 9 поступает с выхода 14 блока 1, при чтении информация из регистров блока 6 и блока 10 поступает.на группу вxoдQв-вьJxoдoв 12 по входу 15. Блок 3 сигнализирует блоку 8 6 выполнении операции по входу 23, влок 8 вырабатывает сигнал Строб по выходу 36 для стробирования информации при записи и чтении регистров блоков 6, 9 и 10,после чего блок 8 вырабатывает ответный синхронизирующий сигнал, поступающий на группу входов-выходов 12 со входа 17, Процессор, приняв этот сигнал, заканчивает операцию. Если производится обращение к регистрам периферийного устройства, блок 3 дешифрирует адрес данного периферийного устройства, принимаемый с выходов 13, и сигналом с выхода 23 запускает блок 8. Блок 8 сигналом по выходу 36 стробирует данесения в регистры блока 9 информации с выхода 14, после чего управляющая информация по входу 20 через блок 2 передается периферийным устройствам, а по выходу 27 блоку управления обменом 8.

Если выполняется команда Чтение , то периферийное устройство через блок 2 по выходу 18 выдает синхроимпульсы, а по выходу 21 - последовательные данные чтения. Блок 8 подсчитывает количество пришедших синхроимпульсов счетчиком битов и формирует по выходу 34 импульсы, которые осуществляют по битовый сдвиг данных чтения по выходу 21 блока 2 в сдвиговый регистр 7 и позволяют вести насчет циклического остатка данных, поступсиощих с выход .30 сдвигового регистра 7 в регистр

5циклического контроля.

Когда периферийное устройство передало 8 битов информации и на сдвиговом регистре 7 сформирован байт информации, то блок 8 по выходу 36 формирует сигнал Строб, который переписывает сформированный байт на сдвиговом регистре 7 по выходу 31 параллельным кодом в блок

6буферизации данных, а блок 10 запоминания состояния записывает код состояния периферийного устройства 22 блока 2.

Для передачи сформированного байта с блока 6 на группу входов 12 по входу 15 блока 1 процессор выставляет адрес данного регистра на линии адреса, на линии кода операций-код чтения. Блок 3 сигналом . на выходе 26 открывает выходные вентили выбранного регистра, и информация блока 6 пересылается на группу входов-выходов 12 через вход 15блока 1.

Если информация на выходе 31 сдвигового регистра соответствуеткоду адресного маркера, то дешифратор 4 адресного маркера выдает признак адресного маркера по выходу 28 для запоминания в блоке 10, а по выходу 29 сигнал поступает в блок8 управления обменом для приведения счетчика 40 битов в исходное состояние и формирования сигнала Строб по выходу 36, который позволяет переписать код адресного маркера со сдвигового регистра .7 по выходу 31 в блок 6 буферизации данных и запомнить признак адресного маркера в блоке 10 запоминания состояния с выхода 2В дешифратора адресного маркера. Адресный маркер представляет собой набор двоичных знаков длиной в один байт, который используется для идентификации начала пол идентификатора сектора информационных полей, для нахождения заданных

информационных полей, для синхронизации начала передачи информации между процессором и периферийным устройством. Байты адресного маркера являются особыми по сравнению с со всеми другими байтами данных. Существует четыре различных типа используемых адресных маркеров, которые используются для идентификации различных типов полей. ПроцесQ сор определяет появление признака адресного маркера выполнением операции, чтения регистра блока 10 запоминания состояния, а тип адресного маркера - выполнением операции чтения регистра блока 6 буфериза 5 ции данных.

Контроль правильности записанной и считанной с носителя информации осуществляется с помощью регистра 5 циклического контроля.

0 Поле идентификатора сектора.и информационные поля, записанные на носитель, содержат в конце полей по два байта кода циклического.контроля. При выполнении команды Чте5 нияс периферийного устройства данные чтения с выхода 21 блока 2 в последовательном коде поступают в сдвиговый регистр 7, с выхода 30 которого данные в последовательном

Q коде поступают на вход регистра циклического контроля 5. Регистр циклического контроля 5 с помощью сигналов с выхода 34 блока 8 управления обменом по определенному алгоритму производит по-битный под5счет циклического остатка последовательных данных чтения.

Когда поле считалось с носителя, то его информационные разряды совместно с двумя байтами циклического

0 контроля определя рт результат циклического остатка на регистре циклического контроля 5 равным О, признак которого по выходу 33 запоминается в блоке 10 запоминания состояния сигналом Строб с выхода 36 блока 8 управления обменом. Если результат циклического остатка не равен нулю, то это указывает на ошибку данных в пределах считаннол го поля с носителя. Процессор, анализируя признак ошибки циклического контроля, может повторить команду Чтения с периферийного устрой.атва заданного информационного поля, если обнаружена ошибка циклического контроля.

Приведение в исходное состояние регистра 5 циклического контроля осуществляется формированием единичного сигнала на выходе 37 блока 8 управления обменом. При выполн ении команды Чтения периферийного устройства единичный сигнал на выходе 37 блока 8 формируется при обнаружении адресного маркера, а при

5 выполнении команды Запись - при.

записи кода адресного маркера на носитель.

Перед выполнением команды Запись на периферийное устройство процессор задает выполнение команды Чтение-для обнаружения заданного идентификатора сектора, проверяе появление признака циклического контроля, отсчитывает 11 байтов информации. После чего в блок 9 хранения управляющих слов с выхода 14 блока 1 заносится управляющая информация, задающая режим записи на периферийное устройство по выходу 27 и по входу 20 блока 2, а в блок 6 буферизации последовательно заносится шесть нулевых байтов, которые переписываются в сдвиговый регистр 7 единичным сигналом с выхода 35 блока 8 управления обменом.

Последовательные данные с выхода 30 сдвигового регистра, поступая в блок 8 управления обменом, записываются на периферийное устройство, по входу 19 блока 2 с частотой, задаваемой процессором по выходу 16 блока 1, Когда записан полностью байт информации на периферийное устройство, блок 8 снова единич ным сигналом с выхода 35 блока 8 переписывает информацию в сдвиговый регистр 7 с блока б, и процесс записи на периферийное устройство повторяется.

После записи шести нулевых байто на периферийное устройство процессор записывает код адресного маркера и данные информационного поля в регистр блока б, который через сдвиговый регистр 7 и блок 8 управления обменом записывается на носитель по входу 19 блока 2.

После окончания записи данных информационного поля процессор изменяет содержимое управляющей информации в регистре блока 9 хранения управляющих слов по выходу 27, заливая режим записи двух байтов циклического контроля, которые сформированы на регистре 5 циклического контроля во время записи кода адресного маркера и байтов информационного поля по выходу 32. Последовательная информация с выхода 32 регистра 5 циклического контроля, поступая в блок 8 управления обменом, записывается на периферийное устройство по входу 19 блока 2 с частотой, задаваемой процессором по выходу 16 блока 2.

Устройство для сопряжения позволяет расширить функциональные возможности путем организации последовательно-параллельного преобразования передаваемой информации, организации циклического контроля записанной информации, обнаружения служебной информации на носителе и осуществить прямое цифровое управление периферийными устройствами и обработку непосредственно от микроЭВМ, в памяти микрокоманд которой находится необходимая управляющая микропрограмма.

Программно-аппаратный способ управления периферийными устройствами позволяет строить экономичные устройства для сопряжения (до 50 ИМС 155 Серии), исключить из известного устройства блок задания режимов имитации, блок управления режимами имитации, блок контроля временных интервалов и блок автономной проверки.

Формула изобретения

Устройство для сопряжения цифровой вычислительной машины (ЦВМ) с

0 периферийными устройствами,содержащее блок усилителей сигналов связи с ЦВМ, группа входов-выходов которого соединена с первой группой входоввыходов устройства, блок усилителей

5 сигналов связи с периферийными ус- . тройствами, группа входов-выходов которого соединена со второй группой входов-выходов устройства, блок дешифрации адреса, первый, второй, третий, четвертый выходы которого соединены, соответственно, с первыми входами блока управления обменом, блока хранения управляющих слов, блока буферизации данных и блока запоминания состояния, причем вход

5 блока дешифрации адреса соединен с первым выходом блока усилителей сигналов связи с ЦВМ, второй выход которого соединен со вторыми входами блока буферизации данных и блока

0 хранения управляющих слов, третий вход, первый и второй выходы последнего соединены, соответственно, с первым выходом и вторым входом блока управления обменом, первым входом блока усилителей сигналов связи с периферийными устройствами, первый, второй выход, второй вход которого соединен соответственно, со вторым входом блока запоминания состояния,

Q третьим входом, вторым выходом блока управления обменом, четвертый вход, третий выход которого соединены, соответственно, с третьим выходом, первым входом блока усилителей сигналов связи с ЦВМ, второй вход которого соединен с первыми выходами бло-. ка буферизации данных и блока запоминания состояния, о т л и ч а ющ е е с я тем , что, с целью расширения функциональных возможностей

0 за счет организации последовательнопараллельного обмена информацией, оно содержит сдвиговый регистр, дешифратор адресного маркера и регистр циктшческого контроля, причем второй выход блока буферизации данных соединен с первым входом сдвигового регистра, первый выход которого соединен со входом дешифратора адресного маркера и третьим входом блока буферизации данных, четвертый вход которого соединен с третьим входом блока запоминания состояния и первым выходом блока управления обменом, 1ятый, шестой входы которого соединены, соответственно, с первым выходом, первым входом регистра циклического контроля и вторым выходом сдвигового регистра, второй, третий входы последнего соединены, соответственно с четвертым, пятым выходом блока управления обменом и вторым входом регистра циклического контрол второй выход которого соединен с чет вертым входом блока запоминания состояния, пятый вход которого соединен с первым выходом дешифратора адресного маркера, второй выход последнего соединен с седьмым входом блока управления обменом, четвертый вход сдвигового регистра соединен с третьим выходом блока усилителей сигналов связи с периферийными устройствами, шестой выход блока управления обменом соединен с третьим входс 1 регистра циклического контроля. Источники информации, принятые во внимание при экспертизе 1.Патент США 3815099, кл. 340-172.5, 1972. 2.Авторское свидетельство СССР 561180, кл. G 06 F 3/04, 1977 (прототип).

iг -

11 г