Устройство для контроля блоков памяти Советский патент 1981 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

1

Изобретение относится к области запоминающих устройств и может быть применено для наладки и контроля работы блоковпамяти.

Известны устройства для контроля блоков памяти.

Одно из известных устройств содержит задающий генератор, подключенный к задающему генератору регистр адреса для формирования кода адреса ЗУ, датчик кодов и блок сравнения эталонных-кодов датчика с кодами, поступающими на ЗУ 1.

Недостатком этого устройства является низкая надежность.

Из известных устройств наиболее близким техническим рещением к изобретению является устройство, содержащее последовательно включенные задающий генератор, обеспечивающий последовательное многократное обращение в ячейки, делитель частоты, регистр адреса, датчик кодов, блок сравнения и счетчик для подсчета ощибок в выданных из ЗУ кодах, информационный выход ЗУ подключается к первому, а выход датчика кодов - к второму входу блока сравнения 2.

Недостатком этого устройства является низкое быстродействие вследствие низкой точности определения и отсутствия индикации числа дефектных ячеек блока памяти. Целью изобретения является повыщение быстродействия устройства. 5 Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее соединенные последовательно генератор импульсов, делитель частоты, регистр адреса и формирователь эталонных

fQ импульсов, счетчик, первую схему сравнения, первый вход которой подключен к выходу формирователя эталонных импульсов, а второй вход является информащионным входом устройства, вход и выход генератора импульсов являются соответственно управляющими входом и выходом, а выходы регистра адреса и счетчика - соответственно адресным и индикаторным выходами устройства, введены вторая схема сравнения, триггер и элемент задержки. Выход элемента задержки подключен к нулевому входу триггера, единичный вход которого соединен с выходом делителя частоты, а единичный выход -- с первым входом второй схемы сравнения, второй вход которой подключен

ко входу элемента задержки и выходу первой схемы сравнения. Вход счетчика соединен с выходом второй схемы сравнения.

На чертеже изображена структурная схема предложенного устройства.

Устройство содержит генератор импульсов I с входом 2 и выходом 3, делитель частоты 4, регистр адреса 5 с выходом 6, формирователь эталонных импульсов 7, первую схему сравнения 8 со входом 9, элемент задержки 10, триггер 11, вторую схему сравнения 12, счетчик 13 и цифровой индикатор 14.

Вход делителя частоты 4 подключен к выходу 3 генератора импульсов 1, а выход - к входу регистра адреса 5 и единичному входу триггера 11. Выход регистра адреса 5 соединен с входом формирователя 7, Первый вход схемы сравнения 8 подключен к выходу формирователя 7, второй вход 9 является информационным входом устройства. Вход 2 и выход 3 генератора импульсов 1 являются соответственно управляющими входом и выходом, выход 6 регистра адреса 5 и выход счетчика 13 - соответственно адресным и индикаторным выходами устройства. Выход элемента задержки 10 подключен к нулевому входу триггера 11, единичный выход которого соединен с первым входом схемы сравнения 12, второй вход которой подключен ко входу элемента задержки 10 и выходу схемы сравнения 8. Вход счетчика 13 соединен с выходом схемы сравнения 12. Индикаторный выход устройства подключается к цифровому индикатору 14.

Устройство работает следующим образом В исходном состоянии на управляющий вход 2 не поступает импульс запуска, генератор импульсов 1 не выдает импульса обращения на выход 3 устройства и на вход делителя частоты 4, регистр адреса 5 и формирователь 7 выдают начальные коды на информационный вход 9 поступает из контролируемого блока памяти начальный код, триггер 11 установлен в единичное состояние, счетчик 13 - в нулевое состояние (цепи установки устройства в исходное состояние на чертеже не показаны).

На время контроля всего массива проверяемого блока памяти подается на управляющий вход 2 устройства импульс запуска, по которому генератор импульсов 1 выдает импульсные сигналы, которые поступают на выход 3 и используются в качестве импульсов обращения к проверяемому блоку памяти, и одновременно через делитель частоты 4 на вход 6 регистра адреса 5, работающего в счетном режиме, и на единичный вход триггера 11. Регистр адреса 5 с частотой поступающих на его вход импульсов формирует коды, которые поступают на адресный выход 6 и используются в качестве кодов адреса проверяемого блока памяти. Формирователь 7 преобразует коды адреса

В эталонные коды, которые поступают на первый вход схемы сравнения 8, на второй вход которой поступают через информационный вход 9 коды, считанные из контролируемого блока памяти.

Возможны два режима работы устройства. В режиме работы без сбоев на первый и второй входы схемы сравнения 8 поступают одинаковые коды, на выходе первой 8 и второй 12 схем сравнения импульс отсутствует, счетчик 13 и индикатор 14 не изменяют своего состояния. В режиме сбоев в работе контролируемого блока памяти на второй вход 9 схемы сравнения 8 поступает код не совпадающий с эталонным кодом. Схема сравнения 8 выдает импульс несовпадения, который поступает на второй вход схемы сравнения 12 и совпадает с импульсом, поступивщим на ее первый вход с единичного выхода триггера 11. В результате совпадения импульсов схема сравнения 12 выдает на импульс, который изменяет число в счётчике 13 и на индикаторе 14 на единицу. Одновременно сигнал с выхода схемы сравнения 8 поступает через элемент задержки 10 на нулевой вход триггера 11. Элемент задержки 10 обеспечивает устойчивое срабатывание схемы сравнения 12 и счетчика 13 до переброса триггера 11 в нулевое состояние. При перебросе триггера И в нулевое состояние импульс с первого входа схемы сравнения 12 снимается, и прохождение через нее импульса несовпадения оказывается возможным только после переброса триггера II в единичное состояние импульсом с выхода делителя частоты 4, т. е. при смене кода адреса контролируемого блока памяти. Цикл работы заканчивается снятием импульса с управляющего входа 2 после перебора адресов всех ячеек блока памяти. На индикаторе 14 при этом выдается число ячеек контролируемого блока памяти, из которых код считан с ошибками.

Технико-экономическое преимущество описываемого устройства заключается в повыщении быстродействия при наладке и контроле работы блоков памяти за счет точного определения числа дефектных ячеек блока памяти.

Формула изобретения

Устройство для контроля блоков памяти, содержащее соединенные последовательно генератор импульсов, делитель частоты, регистр адреса и формирователь эталонных импульсов, счетчик, первую схему сравнения, первый вход которой подключен к выходу

формирователя эталонных импульсов, а второй вход является информационным входом устройства, вход и выход генератора импульсов являются соответственно управляющими входом и выходом, а вых(5ды регистра адреса и счетчика - соответственно адресным и индикаторным выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит вторую схему сравнения, триггер и элемент задержки, причем выход элемента задержки подключен к нулевому входу триггера, единичный вход которого соединен с выходом делителя частоты, а единичный выход - с первым входом второй схемы сравнения, второй вход которой подключен к входу элемента задержк;: и выходу первой схемы сравнения, вход счетчика соединен с выходом второй схемы сравнения. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 354473, кл. G 11 С 29/00, 1972. 2.Китович В.. В. Магнитные и магнитооптические оперативные запоминаюпдие устройства. М., «Энергия, 1975, с. 414 - 416 (прототип).