Линейный интерполятор Советский патент 1981 года по МПК G06G7/30 

(54) ЛИНЕЙНЫЙ ШТЕРПОЛЯТОР

I/

Изобретение относится R информационно-измерительной технике и может быть использовано там, где необходимо восстановление сигнала, например в телеметрии, системах связи и управления.

Известен интерполятор, представляющий собой цифроаналоговый преобразователь, на вход которого поступает код очередного отсчета . используется нулевая интерполяция СП. Такое устройство имеет очень низкую зффектинвость, так как частота дискретизации сигнала должна быть очень большой.

Наиболее близким к предлагаемому является линейный интерполятор, содержащий первыйл второй и третий запоминающие блоки, первый и второй интеграторы, сумматор, , управляемый резистор и источники синхроимпульсов и опорного сигнала, причём первый запоминакяций блок, сз мматор, ключ, второй запоминающий блок и

2

Iуправляемый резистор включены последовательно, выход источника синхроимпульсов соединены со входами уп- правления первого и третьего запомина;ющих блоков, ключа и интеграторов, выход источника опорного сигнала через последовательно соединенные первый интегратор и третий запоминающий блок подсоединен к управляющему входу резистора, вход устройства сое10динен со входом первого запоминающего блока, другим входом сумматора и входом установки начальных условий второго интегратора, выход которого соединен с выходом интерполятора С23,

IS

Недостаток известного интерполятора состоит в низкой помехоустойчивости, поскольку в нем осуществляется восстановление аналогового сигнала

20 без коррекции сбоев, которыми могут . быть искажены входные отсчеты.

Цель изобретения - повьппение по мехрустойчивости интерполятора. 3 Указанная цель достигается тем, то в линейный интерполятор, содержащий последовательно соединенные первый запоминающий блок, сумматор, ключ, второй запоминающий блок и пер вый интегратор, вход задания начальных условий которого подключен к информационному входу линейного интерполятора, соединенному с другим входом сумматора и первым информационным входом первого з:: поминающего блока, второй интегратор, инфор мационный вход которого подключен к выходу источника опорного сигнала а .выход - к информационному входу третьего запоминающего блока, выход (соторого соединен со входом управления постоянной времени интегрирования первого интегратора, выходом подключенного ко второму информационному входу первого запоминающего блока, и источник синхросигнала введены блок разности, схема сравнения, элемент-И, блок деления, квадратор и блок умножения, первый вход которого соединен со входом задания уставки линейного интерполятора, второй вход через квадратор подключен к выходу блока деления, а выход связан с первым входом схемы сравнения, второй вход которой соединен с выходом блока разности, включенного между входом и выходом линейного интерполятора, первый выход схемы сравнения через элемент И, другой вход которого соединен .с источником Синхросигнала, подключен к управляющему входу ключа, входу сброса второго интегратора, входам разреиения записи третьего и первого запоминающих блоков и входу сброса первого ин тегратора, вход разрешения интегриро вания которого и входы запрета записи первого и второго запоминающих бл ков соединены со вторым выходом схем сравнения, а входы блока деления подключены к выходу второго интеграт ра и выходу третьего запоминающего блока. В предлагаемом интерполяторе осуществляется сравнение поступивщего вновь отсчета с экстраполированным значением сигнала (выход интегратора) , и если их разность больше уровн обнаружения сбоев (на выходе блока умножения), то данный отсчет отбрасывается. Интерполяция при отбраковк отсчета осуществляется с yrjjOM накло на, пропорциональным напряжению на выходе второго з;томннающего устройства, запоминаемом на предыдущем такте. На чертеже приведена блок-схема предлагаемого интерполятора. Линейный интерполятор содержит последовательно соединенные первый запоминающий блок I, сумматор 2, ключ 3, второй запоминающий блок А, управляемый резистор 5 и интегратор 6, выход которого соединен с выходом интерполятора, вторым входом запоминающего блока 1 и входом блока 7разности, другой вход которого соединен со входом интерполятора, входом запоминающего блока 1, вторым входом сумматора 2 и вторым входом интегратора 6, а выход блока 7 разности соединен со схемой 8 сравнения, первый выход которой соединен с одним из выходов элемента И 9, другой вход которого соединен с выходом источника (10 синхросигнала, второй-выход схемы 8сравнения подключен ко входам запрета записи запоминающих блоков 1 и 4 и входу сброса интегратора 6, а второй вход схемы 8 сравнения соединен с выходом блока 11 умножения, один вход которого соединен со входом задания уставки. Выход источника 12 опорного сигнала через последовательно соединенные второй интегратор I3 и третий запоминающий блок 14 подключен к управляющему входу управляемого резистора 5, являющемуся входом управления постоянной времени интегрирования первого интегратора и через последовательно соединенные блок 15 деления и квадратор I6 подключенному ко второму входу блока 11 умножения. Выход элемента И 9 соединен с управляющим входом ключа 3, входами разрешения записи запоминающих блоков 1 и 14 и входами сброса интеграторов 6 и 13, причем выход последнего подключен ко второму входу блока 15 деления. Интерполятор работает следующим образом Дискретные значения входного сигнала X (t) , следующие в общем случае неравномерно, поступают на входы запоминающего блока 1, интегратора 6 и блока 7 разности. В блоке 7 разности Из очередного отсчета вычитается выходное напряжение интерполятора X (t) . Разность Л Xi Xi в схеме б сравнения сравнивается с опустимым значением дХд, (уровень 5 , 8 обнаружения сбоевН, и еслидх дХ, то сигна.п логической единицы поступает на элемент И 9, импульсом от источш1ка синхросигналов 10 открывается ключ 3 и напряжение, соответствукмдее разности пришедшего и предыдущего отсчетов сигнала, запоминается в запоминающем блоке 4. Кроме того, синхроимпульс сбрасывает интегратор 13, который после сброса интегригует постоянное опорное напряжение источника 12 до прихода следующего синхроимпульса. Одновременно со сбросом интегратора 13 этим же синхроимпульсом производится запись выходного напряжения интегратора 13, пропорциональног о длительности интервала аппроксимации прел запоминающий блок 14, где оно хранится до прихода следующего синхроимпульса, с выхода запоминающего блока 14 ни управляющий вход резистора 5 поступает напряжение, пропорциональное времени между двумя последними отсчетами, т.е. постоянная интегрирования интегратора 6 изменяется пропорционально времени между отсчетами. После того, как в запоминающем блоке 4 запомнена разность пришедшего и предьщущего отсчетов, происходит запись пришедшево отсчета в запоминаю ий блок 1. Одновременно в интеграто ре 6 происходит установка пришедшего отсчета (установка начальных условий) Таким образом, восстановление сигнала осуществляется по двум соседним отсчетам. Если же, ДХ;) йХ , то сигнал логической единицы формируется на втор выходе схемы 8 сравнения. При этом в запоминающий блок 4 не записывается напряжение с выхода сумматора, а остается напряжение, запомненное ранее и это напряжение задает угол наклона линейной экстраполяции. В запоминаювщ блок 1 вместо поступившего отсчета записывается экстраполированное значение yt U) выхода интегратора 6. Таким образом, при обнаружении сбоя экстраполяция восстанавливаемого сиг нала осуществляется с помощью предск занного сигнала (t) . Уровень обнаруживаемых сбоев вырабатывается из предположения о том, что вторая производная телеметрируемого сигнала на соседних интервалах линейной аппроксимации изменяется не значительно, тогда максимальное отклонение сигнала от линии (прямой) эа времч д равно величине т() (йТ„реА) - симальное отклонение сигнала на интервале аппроксимации л Т ПРЕД от линии. Учитывая, что для адаптивной линейной экстраполяции - постоянная величина уставки, запишем окончательно выражение для уровня обнаруткиваемых сбоев Как величину д, (т---+i)5Смещение на единицу необходимо для того, стобы не забраковать -правильньтй отсчет после сбоя, в результате которого происходит потеря отсчета (например нарушение синхронизации или адресные сбои в адресных система. Если интерполятор используется в циклических системах, когда потери отсчетов отсутствуют, то блок 15 деления должен реализовывать функцию деления д без добавления единицы. Величина дТ вырабатывается в интеграторе 13, а величина и Т,р снимается с выхода запоминающего блока 14. Операция возведения в квадрат производится в квадраторе 16. После перемножения в блоке 11 умножения величины (у ) на величину уставки Ед получаемый уровень обнаруживаемых сбоев поступает на вход схемы 8 сравнения. Величина уставки Ед может быть заранее не известной (при циклической дискретизации, например) . В этом случае на первый вход блока 11 умножения следует подать напряжение, соответствукнцее максимальной погрешности линейной экстрополяции телеметрируемого сигнала на основе априорной информации о величине Мг1 . Таким образом, в предлагаемом интерполяторе происходит коррекция сбоев, в том числе и многократных. Выигрьпп по точности по сравнению с известным устройством составляет десятки раз, так как в известном интерполяторе максимальная погрешность может быть любой, вплоть до 100% шкалы, тогда как в предлагаемом устройстве уровень максимальной погрешности от сбоев ограничен величиной Формула изобретения Линейный интерполятор, содержащий последовательно соединенные первьт запоминающий блок, сумматор, к.люч, .

второй зaпo шнaющий блок и первый интегратор, вход задания начальных условий которого подключен к информационному входу линейного интерполятора, соединенному с другим входом сумматора и первым информационным входом первого запоминающего блока, второй интегратор, информационный вход которого подключен к выходу источника опорного сигнала, а выход к информационному входу третьего запоминающего блока, выход которого соединен со входом управления постоянноТй времени интегрирования первого интегратора, выходом подключенного -ко .второму информационному входу первого запоминающех о блока, и источник синхросигнала, отличаю.вдийс я тем, что, с целью повышения помехоустойчивости, в него введены блок разности, схема сравнения, элемент- И блок деления, квадратор и блок умножения, первый вход которого соёдинен со входом задания уставки линейного интерполятора, второй вход через квадратор подключен к выходу блока деления, а выход связан с перв

входом схемы сравнения, второй вход которой соединен с выходом блока разности, включенного между входом и выходом линейного интёрполятора, первый выход схемы сравнения через элемент ii, другой вход которого соединен с источником синхросигнала, подключен к управляющему входу ключа, входу сброса второго интегратора, входам разрешения записи третьего и первого запоминающих блоков и входу сброса первого интегратора, вход разрешения интегрирования которого и запрета записи первого и второго запоминакщих блоков соединены со вторым выходом схемы сравнения, а входы блока деления подключены к выходу второго интегратора и выходу третьего запоминающего блока.

Источники информации,

принятые во внимание при экспертизе

I. Приборы и системы управления, 1972, № П, C.9-J1.

I

Ю

8

/

//

/4

/5

/J

/6