Устройство демодуляции двоичных сигналов Советский патент 1982 года по МПК H04L27/22 

(54) УСТРОЙСТВО ДЕМОДУЛЯЦИИ ДВОИЧНЫХ Изобретение относится к радиотехнике и может использоваться в системах передачи дискретной информации. Известно устройство демодуляции двоичных сигналов, содержащее линию задержки, вход которой соединен с рас щепителем сигналов, а один выход соединен с входом блока оценки импульсной реакции, выходы которого соединены с одними входами перемножителей, другие входы одних перемножителей соединены с выходами блока перебора, а других перемножителей - с выходами регистра сдвига, выходы всех перемножителей соединены с соответствующими входами сумматоров; последовательно соединенные первый блок сложения, , дискриминатор уровня сигнала, блок ключей и блок реле, один выход которо го соединен с входом регистра сдвига вход первого блока сложения соединен с выходом второго блока сложения Однако в известном устройстве недостаточная помехозащищенность. СИГНАЛОВ Цель изобретения - повышение помехозащищенности . Указанная цель достигается тем, что в устройство введены ключи, три блока памяти, шесть дополнительных блоков сложения, два усилителя, два инвертора, двенадцать дополнительных перемножителей, причем выходы сумматоров соединены с входами второго блока сложения и через одни ключи с входами блоков памяти, одни выходы которых через другие ключи соединены с одними входами соответствующих сумматоров, другие входы всех сумматоров соединены с соответствующими выходами линии задержки, выход первого дополнительного блока сложения через соответствующий ключ соединен с одним входом соответствующего сумматора, выход одного блока памяти через объединенные входы первых четырех дополнительных перемножителей соединены с одними входами второго, третьего, четвертого и пятого дополнительных блоков сложения, выход второго допол нительного блока сложения соединен с другим входом четвертого дополнитель ного перемножителя и одним входом пя того дополнительного перемножителя, выход третьего дополнительного блока сложения соединен с другим входом третьего дополнительного перемножителя и Одним входом шестого дополнительного перемножителя, выход первого, усилителя соединен с другин входо первого дополнительного перемножител и одним входом седьмого дополнительного перемноясителя, другой вход кото рого и другой вход шестого дополнительного перемножителя соединены с в ходом первого инвертора, другой вход пятого и один вход восьмого дополнительных перемножителей объединены и соединены с входом первого инвертора, выход восьмого дополнительного перемножителя соединен с другим входом второго дополнительного блока сложения, дополнительный вход которо го соединен с одним входом девятого дополнительного перемножителя и чере второй инвертор с одним входом десятого дополнительного перемножителя, выход девятого дополнительного перемножителя соединен с одним входом шестого дополнительного блокс сложения, другой вход которого соединен че рез одиннадцатый дополнительный пере .множитель с выходом другого блока па мяти , соединенным также с другим входом третьего дополнительного блока сложения и через двенадцатый дополнительный перемножитель с одним входом первого блока сложения,другой вход которого соединен с выходом десятого дополнительного перемножителя, другой вход которого и другой вход один надцатого дополнительного перемножителя соединен с выходом первого усилителя, выход второго усилителя соединен с другими входами двенадцатого, второго, восьмого и девятого дополнительных перемножителей, выход седьмого дополнительного перемножителя соединен с соответствующим входом третьего дополнительного блока сложения, выход пятого дополнительно го перемножителя соединен с соответствующим входом четвертого дополнительного блока сложения, выход юестого дополнительного перемножителя соединен с другим входом пятого дополнительного блока сложения,выход .которого соединен с входом первого усилителя,выход четвертого дополнительного блока сложения соединен с входом второго усилителя,при этом один выход блока р.еле соединен с одним входом блока перебора,другие входы которого соединены с соответствуюшзнми выходами блока реле,выход блока перебора соединен с дополнительным входом блока ключей. На чертеже изображена структурная электрическая схема предлагаемого устройства. Устройство содержит расщепитель 1 сигналов, блок 2 обработки сигнала, состоящий из линии 3 задержки, блока 4 оценки импульсной реакции, сумматоров 5, блока б сложения, перемно- жителей 7, блоков 8 памяти и ключей 9 р 10, а также блок 11 перебора, регистр 12 сдвига, блок 13 сложения, дискриминатор 14 уровня -сигнала, блок 15 ключей, блок 16 реле, дополнительные блоки 17-22 сложения, инверторы 23 и 24, усилители 25 и 26, дополнительные перемножители 27-38. Устройство работает следующим образом. Первый этап - при замкнутых ключах 10 (перебор). Сигналы, задержанные в линии 3 задержки, паралелльно поступают на входы сумматоров 5. Одновременно на выходы этих сумматоров поступают сигналы с выходов перемножителей 7. Кроме того, на дополнительные входы сумматоров 5 через замкнутые ключи 10 с выходов блоков 8. памяти и дополнительного блока 17 сложения поступают предсказанные значения отсчетов сосредоточенной помехи. ТаКИМ образом, на выходе К-го сумматора 5 имеет место разностный отсчет, В дискриминаторе I4 сравниваются величины для разных наборов и фиксируется номер набора с минимальной величиной . Каждый раз при появлении меньшего числа всех предыдущих на выходе дискриминатора 14 появляется импульс, открьшающий блок 15 ключей. При этом набор через блок 15 ключей переписывается вблок 16 реле, где хранится о следующего срабатывания дискриминатора 14. По окончании перебора в блоке 16 реле будет записан набор, которому соответствует минимальная велиина. Второй этап - при замкнутых ключах 9 (предсказание помехи;. Ключи 10 разомкнуты, клзочи 9 замкнуты, с выхода блока 11 перебора поступают оценки, но в регистр 12 сдвига знак еще не записан. С выходов сумматоров 5 через ключи 9 на входы блоков 8 памяти поступают чистые отсчеты помехи. С выхода первого сумматора 5 си нал не используется для формирования оценки предсказания помехи. Выходной сигнал следующего сумматора чере ключи 9, блок 8 памяти, ключ 10 буде использован как оценка помехи на сле дующем этапе перебора и поэтому поступает на дополнительный вход сумматора 5. Таким образом ключи 9, 10 и блоки 8 памяти осуществляют предсказание помехи. В блоках 17-38, образующих блок предсказания, происходит формировани оценки отсчета помехи, еще не вошедшего в линию задержки, по тем отсчетам помехи, которые вьщелены сумматорами 5. На вход ключа 10 с выхода дополни гельного блока 17 сложения со знакоЦ минус поступает оценка одной компоненты помехи, а с выхода дополнитель ного блока 18 сложения - оценка другой компоненты помехи. Как только начнется новый этап перебора, ключи 9 разомкнутся, ключи 10 замкнутся и новые, предсказан11Ь1е отсчеты помехи поступят на дополнительные входы сумматоров 5. Таким образом, в предпагаемом устройстве повышается помехозащищенность. Формула изобретения YcTpoiicTBO демодуляции двоичных сигналов, содержащее линию задержки, вход которой соединен с расщепителем сигналов, а один выход соединен с входом блока оценки импульсной реакции, выходы которого соединены с одними входами перемножителей, другие входы одних перемножителей соединены с выходами блока перебора, а других перемножителей - с выходами регистра сдвига, выходы всех перемножителей соединены с соответствуюпщми входами сумматоров, последователь но соединенные первый блок сложения дискриминатор уровня сигнала, блок ключей и блок реле, один выход которого соединен с входом регистра сдви га, вход первого блока сложения соединен с выходом второго блока сложения, отличающееся тем, что, с целью повьшения помехозащищенности, введены ключи, три блока памяти, шесть дополнительных блоков сложения, два усилителя, два инвертора, двенадцать допол1{ительных перемножителей, причем выходы сумматоров соединены с входами второго блока сложения и через одни ключи с входами блоков памяти, одни выходы которых через другие ключи соединены с одними входами соотв«тствуютих сумматоров, другие входы всех сумматоров соединены с соответствующими выходами линии задержки, выход первого допол1Штельного блока сложения через соответствующий ключ соединен с одним входом соответствующего сумматора, выход одного блока памяти через объединенные входы первых четырех дополнительных перемножнтелей соединен с одними входами второго, третьего,четвертого и пятого дополнительных блоков сложения, выход второго дополнительного блока сложения соединен с другим входом четвертого дополнительного перемножителя и одним входом пятого дополнительного перемножителя, |зыход третьего дополнительного блока| сложения соединен с другим входом третьего дополнительного перемножителя и одним входом шестого дополнительного перемножителя, выход первого усилителя соединен с другим входом первого дополнительного перемножителя и одним входом седьмого дополнительного перемножителя,другой вход которого и другой вход шестого дополнительного перемножителя соединены с выходом первого инвертора, другой вход пятого и один вход восьмого дополнительных перемножителей объединены и соединены с входом первого инвертора, выход восьмого дополнительного перемножителя соединен с другим входом второго дополнительного блока сложения, дополнительHbrii вход которого соединен с одним входом девятого дополнительного перемножителя и через второй инвертор с одним входом десятого дополнительного перемножителя, выход девятого дополнительного перемножителя соединен с одним входом шестого .дополнительного блока сложения, другой вход которого соединел через одиннадцатый дoпoлнитeJlЬHЬБi перемножитель с выходом другого блока памяти, соединенным также с другим входом третьего дополнительного блока сложения и через двенадцатый дополнительный перемножитель с одним входом первого блока сложения, другой вход которого соединен с выходом десятого дополнительного перемножителя, другой вход которого и другой вход одиннадцатого дополнительного перемножителя соединен с выходом первого усилителя, эыход второго усилителя соединен с другими входами двенадцатого, второго, восьмого и девятого дополнитель№ах перемножителей, выход седьмого дополнительного перемножителя соеди- нен с соответствующим входом третьего дополнительного блока сложения, выход пятого .дополнительного перемножителя соединен с соответствующим входом четвертого дополнительного блрка сложения, выход шестого дополнительного перемножиталя соединен с другим входом пятого дополнительного блока сложения,. выход которого соединен с входом первого усилителя, выход четвертого дополнительного блока сложения соединен с входом второго усилителя, при этом один выход блока реле соединен с одним входом блока перебора, другие входы которого соединены с соответствующими выходами блока реле, выход блока перебора соединен с дополнительным входом блока кличей.

Источники информации, приня-тые во вшмание при экспертизе

1. Авторское свидетельство СССР по заявке 2714086/09, кл. Н 04 L 27/22, 1979 (прототип).