Делитель частоты импульсов на N-1/2 Советский патент 1982 года по МПК H03K23/02 

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА N-1/2

Изобретение относится к радиотехнике и может быть использовано для деления входной частоты импульсов . на Ы-1/2(где N - целое число).

Известен делитель частоты на 3,5, содержащий три разряда, каждый из которых состоит из триггера памяти, элемента И-НЕ и коммутационного триггера. В данном устройстве выходные импульсы формируются через равные промежутки времени, т.е. К 1ждым 3,5 периодам входной частоты соответствует один выходной импульс .1.

Недостатком данного устройства является то, что он обеспечивает лишь один коэффициент деления ,5.

Наиболее близок к предлагаемому делитель частоты, содержащий счетчик на N, выход которого соединен со счетным входом триггера, выход которого подключен к первому входу элемента а ИСКЛЮЧАЮЩЕЕ ИЛИ, на второй вход которого поданы импульсы входной частоты, ,а выход которого соединен со счетным входом счетчика на N 2.

Недостаток известного устройства низкое быстродействие вследствие необходимости по алгоритму работы срабатывания счетчика в определенные

промежутки времейи (когда меняется фаза импульсов, поступающих на вход счетчика на N) дважды за период, что эквивалентно увеличению частоты входных импульсов в эти промежутки времени в два раза.

Цель изобретения - повышение быстродействия путем запрета срабатывания счетчика в промежутках вр.емени,

10 когда меняется -фаза импульсов на входе счетчика на N.

Поставленная цель достигается тем, что делитель частоты импульсов на N-1/2, содержащий последовательно

.соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик на N, деишфратор (N-2)-ro состояния, и Т-триггер, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй ВХОД

20 которого соединен со входной шиной, введены D-триггер и устройство синхронизации синхрювход которого совди нен со входной шиной, вход сравнения подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управления соединены с выходами соответствующих разрядов счетчика на N, выход устройства синхронизации соединен с синхровходом D-триггера, D-вход которого подключен к выходу счетчика на N, a выход соединен с шиной сброса счетчика на N. Кроме того, устройство синхронизации состоит из элемента И, Т-триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента НЕ и дацифратора, выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого через элемент НЕ соединен со вторым входом элемента И и является выходом устройства синхронизации, причем тре тий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются входом сравнения И синхровходом устройства синхронизации соответственно а входы дешифратора - входами управления . На чертеже представлена схема делителя частоты импульсов на N-1/2. Пре,цлагаемое устройство содержит счетчик 1 на N, дешифратор 2(N-2)го состояния, Т-триггер 3, выход которого подключен к первому входу эле мента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, устройство 5 синхронизации, D-триггер 6. Устрой ство 5 синхронизации состоит из де шифратора 7, элемента И 8, Т-триггера 9, элемента ИСЮ1ЮЧАЮЩЕЕ ИЛИ 10 И элемента НЕ 11, Устройство работает следующим образом. Импульсы входной частоты поступают через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на счетный вход счетчика 1, В момент прихода N-2 импульса срабатывает дешифратор 2, настроенный на состояние счетчика N-2, выходной сигнал которого подается на D-вход D-триггера 6, подготавливая его к срабаты ванию. С приходом (N-l)-ro входного импульса срабатывает D-триггер 6, вы ходной импульс которого сбрасывает в состояние О счетчик 1, тем са мым фop 1иpyя заданный фроит выходно го импульса дешифратора 2, по которому срабатывает Т-триггер 3. Выходной сигнал Т-триггера 3 меняет фазу последовательности импульсов н счетном входе счетчика 1. Вследстви временных задержек срабатывания Ттриггера 3 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 появляется короткий импульс. В момент появления короткого импуль са на счетном входе счетчика 1 на N на его шине сброс присутствует импульс с выхода D-триггера 6 длитель ностью, равной периоду входной частоты, который устанавливает все раз ряды счетчика на N в состояние В результате смены фазы импульсов на счетноъ входе счетчика на N срабатывание триггера младшего разряда в следующем цикле счета начина ется на 1/2 периода импульсов входной частоты раньше по сравнению с тем случаем, когда фаза входных импульсов не изменяется. Соответственно на это же время сокращается и цикл счета. Поэтому коэффициент деления предлагаемого устройства становится равным f-l/2(гдe Ы-целое число) , Для обеспечения работы устройства по вышеописанному алгоритму необходимо, во-первых, чтобы фаза импульсов на синхровходе D-триггера 6 во время следования (Ы-1)-го периода импульсов входной частоты не изменялась, во вторых, требуется, чтобы к моменту поступления (N-I)-ro импульса входной частоты следующего -цикла счета фазы импульсов на счетном входе счетчика 1 на N и синхровходе О-триггера б совпадали. Для удовлетворения обоих требований синхронизация D-триггера осуществляется от устройства 5 синхронизации. Дешифратор 7 устройства 5 синхронизации настроен на число, соответствующее состоянию разрядов двоичного счетчика 1 примерно в середине цикла счета. Импульс длительностью, равной одному периоду частоты входных импульсов, с выхода дешифратора 7 подается на первый вход элемента 8 И, На второй вход элемента 8 И через элемент 11 НЕ поступают сигналы с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, а на третий вход, являющийся входом сравнения устройства 5 синхронизации, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4. В момент совпадения всех трех импульсов на выходе элемента И 8 появляется импульс, переворачивающий Т-триггер 9 и тем самым изменяющий фазу входных импульсов на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10. И на синхровходе О-триггера 6. В случае несовпадения фаз импульсов на втором и третьем входах элемента И В во время появления импульса с выхода дешифратора 7 на его первом входе, что возможно в первом цикле счета после подачи питающего напряжения на устройство, импульс на выходе элемента 8 И не появляется и Т-триггер 9 сохраняет прежнее состояние, не меняя фазу импульсов на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 И синхровходе D-триггера 6, Таким образом обеспечивается неизменность фазы синхроимпульсов на D-триггере б во время следования (N-l)-ro импульса и совпадение фазы синхроимпульсов О-триггера 6 с фазой импульсов, поступающих на счетный вход счетчика 1 на N до прихода (N-l)-ro входного импульса. По алгоритму работы схемы известного устройства необходимо, чтобы триггер младшего разряда счетчика на N за тот период следования импульсов на его счетном входе, где меняется фаза входного сигнала и.поэтому присутствует короткий импульс, сраба тывал дважды. В предлагаемом устройстве триггер младшего разряда счетчика на N не переключается дважды за toi- период следования импульсов на его счетном входе, где меняется фаза входного сигнала и поэтому присутствует короткий импульс, как это происходит в известном устройстве, что позволяет увеличить частоту входных импульсов устройства в два раза. Формула изобретения 1. Делитель частоты импульсов на N-1/2, содержащий последовательно со единенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик на N, дешифратор (N-2)-ro состояния и Т-триггер, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй ВХОД которого соединен со входной шиной, отличающийся тем, что, с целью повышения быстродействия, в него введены D-триггер и устройство синхронизации, синхровход которого соединен со входной шиной, вход срав нения подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управления соединены с выходами соответствуюпих разрядов счетчика на N, выход устройства синхронизации соединен с синхровходом D-триггера, D-вход которого подключен к выходу счетчика на N, а выход соединен с шиной сброса счетчика на N, 2. Делитель по п. 1, отличающийся тем, что устройство синхронизации состоит иэ элемента И, Т-триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ/ элемента НЕ и дешифратора/ выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером/ выход которого подключен к первому входу элемента ИСКПЮЧАКХЦЕЕ ИЛИ, выход которого через элемент НЕ соединен со вторым входом элемента И и является выходом устройства синхронизации, причем третий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются входом сравнения и синхровходом устройства синхронизации соответственно, а входы дешифрато эа - входами управления . Источники информации, принятые во внимание при экспертизе 1. Авторское свидетельство СССР 539382, кл. Н.ОЗ К 23/02, 1974. .2. Тунг-сун Тунг. Недорогой делитель частоты. Электроника, 1976, 2(том 51), с. 56-57 (прототип).