Умножитель частоты периодических импульсов Советский патент 1982 года по МПК G06F7/68 

(54) УМНОЖИТЕЛЬ ЧАСТОТЫ ПЕРИОДИЧЕСКИХ ИМПУЛЬСОВ

I

Изобретение относится к автоматике и вычислительной технике и может быть использовано при обработке информации, представленной в виде периодических частотно-импульсных последовательностей.

Известен умножитель частоты, содержащий генератор тактовых импульсов, делители частоты, счетчики, регистр, блок совпадения кодов, триггер и элементы И и ИЛИ .1.

Недостатком умножителя является низкая точность умножения частоты следования импульсов.

Известен также умножитель частоты, содержащий генератор тактовых импульсов, счетчики, сумматоры, регистры, триггер, дешифратор, блок сравнения кодов, коммутатор фазы, блок задержки и элемент ИЛИ 2.

Недостаток умножителя - пониженная динамическая точность умножения частоты.

Известен умножитель частоты периодических импульсов, содержащий генератор тактовых импульсов, подключенный выходом к счетному входу первого делителя частоты, управляющему входу блска синхронизации и к первому входу первого элемента И, соединенного выходом со счетным входом первого счетчика, а вторым входом - с выходом блока синхронизации, подключен10ного входом обнуления к выходу блока сравнения кодов, первому входу обнуления первого счетчика, первому входу второго элемента И, счетному входу второго делителя ча.стоты и к

s управляющему входу первого регистра, а информационным входом - к выходу старшего разряда первого сумматора, соединенного выходом остальных разрядов с информационным входом пер20вого регистра, первым входом - с выходом второго регистра, а вторым входом - с выходом первого регистра, вход обнуления которого подключен

к шине ввода умножаемой частоты, второму входу обнуления первого счетчика, управляющим входом второго и третьего регистров, входам обнуления второго счетчика и делителей частоты, первому входу триггера и к первому входу элемента ИЛИ выход которого является выходом умножителя частоты, а второй вход соединен с выходом второго элемента И, подключенного вторым входом к выходу триггера, соединенного вторым входом с выходом второго делителя частоты, причем выход старшего разряда первого делителя частоты подключен к счетному входу второго счетчика, а входы блока сравнения кодов соединены с выходами третьего регистра и первого счетчика, причем информационные входы второго и третьего регистров подключены соответственно к выходам первого делителя частоты и второго счетчика з.

Недостатком известного устройств является низкая динамическая точность умножения и неравномерность следования выходных импульсов при всокой скорости изменения частоты следования входных импульсов.

Цель изобретения - умен.ьшение динамической погрешности умножения и повышение равномерности следования выходных импульсов.

Для достижения цели в умножитель частоты периодических импульсов, содержащий генератор тактовых импульсов, подключенный выходом к сченому входу первого делителя частоты управляющему входу блока синхронизации и к первому ВХОДУпервого элемента И, соединенного выходом со счетным входом первого счетчика, а вторым входом - с выходом блока синхронизации, подключенного входом обнуления к выходу блока- сравнения кодов, первому входу обнуления первого счетчика, первому входу второго элемента И, счетному входу второго делителя частоты и к управляющему входу первого регистра, а информационным входом - к выходу старшего разряда первого сумматора, соединенного выходом остальных разрядов, с информационным входом первого регистра, первым входом - с выходом второго регистра, а вторым входом - с выходом первого регистра, вход обнуления которого подключен к шине ввода умножаемой частоты, второму входу обнуления первого счетчика, управляющим входам второго и третьего регистров, входам обнуления второго счетчика и делителей частоть, первому входу триггера и к первому входу элемента ИЛИ, выход которого является выходом умножителя частоты, а второй вход соединен с выходом второго элемента И, подключенного вторым входом к выходу триггера, соединенного вторым входом с выходом второго делителя частоты, причем выход старшего разряда первого делителя частоть подключен к счетному входу второго счетчика, а входы блока сравнения кодов соединены с выходами третьего регистра и первого счетчика, дополчительно введены второй и третий сумматоры, четвертый и пятый регистры и преобразователь кодов, подключенный выходом к первому входу второго сумматора, а входом - к выходу четвертого регистра, соединенного управляющ 4М входом с выходом блока сравнения кодов, а информационным входом - с выходом пятого регистра, подключенного первым информационным входом к кодовому выходу первого делителя частоты, второму входу второго сумматора и к первому входу третьего сумматора, вторым информационным входом - к выходу второго счетчика, третьему входу второго сумматора и к второму входу третьего сумматора, а угравляюшим входом - к шин ввода умножаемой частоты, причем выход второго сумматора соединен с третьим входом третьего сумматора, подключенного выходом младших разрядов к информационному входу второго регистра, а выходом старших разрядов - к информационному входу третьего регистра.

На чертеже изображена блок-схема умножителя частоты периодических импульсов.

Умнон;итель частоты периодических импульсов содержит генератор 1 тактовых импульсов, подключенный выходом к счетному входу первого делителя

2частоты, управляющему входу блока

3синхронизации и к первому входу первого элемента И 4. Элемент И k соединен вь1ходом со счетным входом первого счетчика 5. а вторым входам - с выходом блока 3 синхронизации. Блок 3 подключен входом обнуления к выходу блока 6 сравнения кодов, первому входу обнуления счетчика 5 первому входу второго элемента И 7) счетному входу второго делителя 8 частоты и к управляющему входу первого регистра 9, а информационным входом - к выходу старшего разряда первого сумматора 10, соедиценного выходом остальных разрядов с информационным входом регистра 9 первым входом - с выходом второго регистра 11, а вторым входом - с выходом регистра 9- Вход обнуления регистра 9 подключен к шине 12 ввода умножаемой частоты, второму входу обнуления счетчика 5. управляющим входом второго и третьего регистров 11 и 13 входом обнуления второго счетчика 14 и делителей 2 и 8 частоты, первому входу триггера 15 и к первому входу элемента ИЛИ 16. Выход элемента ИЛИ 16 является выходом умножителя частоты, а второй вход соединен с выходом элемента И 7. Элемент И 7 -подключен вторым входом к выходу триггера 15, соединенного вторым входом с выходом делителя 8 частоты. Выход старшего разряда делителя 2 подключен к счетному входу счетчика , а входы блока 6 сравнения кодов соединены с выходами регистра 13 и счетчика 5- Преобразователь 17 кода подключен выходом к первому входу второго сумматора 18, а входом - к выходу четвертого регистра 19. Регистр 19 соединен управляющим входом с ВЫХОДОМ блока 6 сравнения кодов, а информационным входом - с выходом пятого регистра

19, третьему входу сумматора 18 и к второму входу сумматора 21, а управляющим входам - к шине 12 ввода умно жаемой частоты. Выход сумматора 18 соединен с третьим входом сумматора

21,подключенного выходом младших разрядов к информационному входу регистра 11, а выходом старших разрядов к информационному входу регистра 13.

Умножитель частоты периодических импульсов работает следующим образом

Тактовые импульсы периода Т

выхода генератора 1 поступают через т-разрядный делитель 2, с коэффициентом деления К, равным требуемому коэффициенту умножения умножителя, на вход п-разрядного счетчика Н. Спустя промежуток времени, равный периоду То-)(. умножаемой частоты, в счетчике 1 и в делителе 2 будут зафиксированы соответственно целая и дробная части от деления количества импульсов (N), поступивших на вход делителя 2, на коэффициент КПо окончании текущего периода умножаемой частоты, эти результаты соответственно переносятся в младшие разряды и е старшие п разоядов регистра 29.

По окончании каждого 1-го периода входного сигнала в регистре 19 за писывается (m-vn)-разрядный код предыдущего периода N , на выходе преобразователя 17 кода сформировывается ()-разрядный дополнительный код числа N , причем старший разряд является знаковым. Этот код с выхода преобразователя 17 кода пос тупает на первый вход сумматора 18, на остальные входы которого поступает прямой код i-ro периода N с кодового выхода делителя 2 частоты и с выхода счетчика I. В результате на выходе сумматора 18 формируется код алгебраической разности . Полученный код поступает на третий вход сумматора 21, на остальные входы которого так же как и на сумматор 18 поступает прямой код N. При этом на выходе сумматора 21 формируется прогнозируемый код (i4l)-ro периода , окончании импульса на входной шине 12 младшие m разрядов кода числа N переносятся в регистр П, а старшие п разрядов - в регистр 13.

8этот же момент обнуляются регистр

9и счетчик 5.

В следующий (НО-ый период входного сигнала работа описанной части умножителя происходит аналогично.

В течение (l-Vl)-ro периода результат , записанный в регистре 3. сравнивается посредством блока 6, с текущим значением числа импульсов, сосчитанных счетчиком 5. S момент совпадения кодов на входах блока 6, на его выходе формируется импульс, который сбрасывает счетчик 5 и через элемент И 7 и элемент ИЛИ 16 проход на выход умножителя, Первь|й с начал {i-fl)-ro периода импульс с выхода блока 6 переписывает код N- из регистра 20 в регистр 19- Если при эт элемент И k открыт в течение всего (i-fl) периода умножаемой частоты, то импульсы на выходе блока 6 появл ются через интервалы времени t TO,, где - целая часть отношения. В результате на выходе умножителя каждый р-ный импульс появляется с опережением (ошибкой) на время tp.j , где дробная часть отношения. Уме.ньшение данной ошибки статиче кого характера при работе умножител происходит следующим образом. Код остатка от деления на К с вых да регистра 11 поступает на первый вход сумматора 10. По приходу перво го импульса с выхода блока 6 этот код с сумматора 10 переписывается в регистр 9 и с выхода регистра 9 по дается на второй вход сумматора 10 Таким образом, в течение периода умножаемой частоты сумматором 10 производится сложение кодов остатков, причем результат увеличивается насГм - с приходом каждого импульса с выхода блока 6. Если текущее значение суммы остатков равно или превь1шает число К , то на выходе старшего разряда сумматора 10 формируется сигнал логической едини цы. Этот сигнал с выхода сумматора 10 поступает на информационный вход блока 3, приведенного в исходн состояние импульсом с блока 6 и управляемого импульсами генератора 1 Блок 3 вырабатывает импульс длительностью Тд , который закрывает на время Тр элемент И Ц, запрещая прохождение на вход счетчика 5 одного импульса с выхода генератора В результате, благодаря тому, что для формирования выходных импульсов в течение (i4l)-ro периода входного сигнала используется не код i-ro периода (как в известном устройстве), а прогнозируемое значение кода )-го периода, удаетс значительно уменьшить динамическую ошибку умножителя. При плавном же изменении периода входного .сигнала ошибка умножителя практически полностью огфеделяется ошибкой статического характера, не превышающей Т Для синхронизации и привязки по с/1еднего выходного импульса к концу периода умножаемой частоты импульсы с выхода блока 6 поступают на счетный вход делителя 8 с коэффициентом КЕсли на счетный вход делителя 8 успело поступить К импульсов, а период умножаемой частоты еще не окончился , то сигнал с выхода делителя 8 закрывает через триггер 15, элемент И 7 и прекращает подачу импульсов на выход умножителя. Таким образом, предлагаемый умножитель позволяет по сравнению с -известным, зa счет введения коррекции по изменению периодов Т-, уменьшить неравномерность следования импульсов выходной последовательности при большой скорости изменения периода входного сигнала и уменьшить динамическую ошибку умножения частоты, что и определяет возможную техникоэкономическую эффективность предлагаемого умножителя. Формула изобретения Умножитель частоты периодических импульсов, содержащий генератор тактовых импульсов, подключенный выходом к счетному входу первого делителя частоты, управляющему входу блока синхронизации и к первому входу первого элемента И, соединенного выходом со счетным входом первого счетчика, а вторым входом - с выходом блока синхронизации, подключенного входом обнуления к блока сравнения кодов, первому входу обнулег ия первого счетчика, первому входу второго элемента И, счетному входу второго делителя частоты и к управляющему входу первого регистра, а информационным входом - к выводу старшего разряда первого сумматора, соединенного выходом остальных разрядов с ичформационным входом первого регистра, первым входом - с выходом второго регистра, вторым входом - с выходом первого регистра, вход обнуления которого подключен к шине ввода умножаемой частоть, второму входу обнуления первого счетчика, управляющим входам второго и третьего регистров, входом обнуления второго счетчика и делителей частоты, первому входу триггера и к первому входу элемен та ИЛИ, выход которого является выходом умножителя частоты, а второ вход соединен с выходом второго эле мента И, подключенного вторым входо к выходу триггера, соединенного вторым входом с выходом второго делителя частоты, причем выход старше го разряда первого делителя частоты подключен к счетному входу вто рого счетчика, а входы блока сравне ния кодов соединены с выходами третьего регистра и первого счетчика, отличающийся тем, что, с целью,уменьшения динамической погрешности умножения и повышения равномерности следования выходных импульсов, в умножитель частоты дополнительно введены второй и трет сумматоры, четвертый и пятый регист ры и преобразователь кодов, подключенный выходом к первому входу второго сумматора, а входом - 1ч выходу четвертого регистра, соединенного управляюи им входом с выходом блока сравнения кодов, а информационным 610 входом - с выходом пятого регистра,, подключенного первым информационным входом к кодовому выходу первого делителя частоты, второму входу второго сумматора и к первому входу третьего сумматора, вторым информационным входом - к выходу второго счетчика, третьему входу второго сумматора и к второму входу третьего сумматора, а управляющим входом - к шине ввода умножаемой частоты, причем выход второго сумматора соединен с третьим входом третьего сумматора, подключенного выходом младших разрядов к информационному входу второго регистра, а выходом старших разрядов - к информационному входу третьего регистра. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № , кл. G 06 F 7/39, 1970. 2.Авторское свидетельство СССР по заявке (f 2Э23505/18-2А, кл. G Об F 7/68, 30.0i.80. 3.Авторское свидетельство СССР по заявке 280б9+7/18-2, кл. G Об F 7/52 1979 (прототип).