Устройство для сопряжения двух вычислительных машин Советский патент 1982 года по МПК G06F3/04 

(5) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ДВУХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН

Изобретение относится к вычислительной технике и может найти применение в вычислительных системах.

Известны устройства для сопрях(ения двух ЭВМ, содержащие блоки электрического согласования первой и второй ЭВМ, блок управления, блок формирования команд, блок хранения команд, блок синхронизации, входной и выходной коммутаторы и блок регистров tn.

Недостаток этих устройств - большие аппаратурные затраты.

Наиболее близким к изобретению по технической сущности является устройство для сопряжения двух ЭВМ, содержащее интерфейсный блок, включающий два информационных регистра, узел синхронизации, узел формирования .сигнала готовности, блок контроля обмена, первый элемент ИЛИ, согласующий блок, включающий выходной коммутатор, регистр состояния, регистр команд, узел управления, узел

формирования адреса, узел фиксации состояния обмена, причем первый информационный вход устройства соединен с входом первого информационного регистра, выход которого через выходной коммутатор соединен с первым информационным выходом устройства, первый вход узла готовности соединен с первым выходом узла управления, второй выход которого соединен с первым входом регистра состояния, второй вход узла готовности и управляющий вход первого информационного регистра соединены с выходами узла синхронизации, второй информационный вход устройства соединен через второй информационный регистр с вторым информационным выходом устройства и через узел формирования адреса с входом коммутатора 21.

Недостаток данного устройства большие аппаратурные затраты и низкая надех ность, обусловленная отсут3ствием возможности контроля тракта передачи информации. Цель изобретения - сокращение апnapaTypfibix затрат и повышение надежности устройства. Поставленная цель достигается тем, что в устройство, содержащее два интерфейсных блока, каждый из которых содерк ит информационный регистр, триггер готовности и узел формирования управляющих сигналов, причем информационный вход информационного регистра и первый вход триггера готовности первого интерфейсного блока подключены соответст венно к первым информационному входу и входу готовности устройства, управляющий вход информационного регистра и второй вход триггера готовности первого интерфейсного блока соединены с первым выходом узла формирования управляющих сигналов перво го блока, первый и второй входы кото рого являются соответственно первыми адреснйм и управляющим входами устpoйctвa, вход информационного регист ра второго интерфейсного блока является вторым информационным входом устройства, а первый и второй выходы соответственно соединены с первым и вторым входами выходного коммутатора второго интерфейсного блока,, выходы которого соединены с первым информационным выходом устройства, первый вход триггера готовности второго интерфейсного блока и третий вход триг гера готовности первого интерфейсного блока подключены соответственно к первому и второму выходам узла фор мирования управляющих сигналов второ го интерфейсного блока, третий выход и первый и второй входы которого являются соответственно первым выходом прерывания устройства и вторыми адресным и управляю1цим входами устройства, введены в первый интерфейсный блок выходной коммутатор и коммутатор контроля, а во второй интерфейсный блок - коммутатор контроля, причем первый и второй выходы информационного регистра первого интерфей сного блока соединены соответственно с первыми и вторыми входами выходног коммутатора и коммутатора контроля интерфейсного блока, третьи входы которых соединены соответственно с первым и вторым выходами триггера го товности первого инте;эфейсного блока 6 первый выход узла формирования управляющих сигналов второго интерфейсного блока соединен с управляющим входом информационного регистра второго интерфейсного блока, первый и второй выходы которого подключены соответственно к первому и второму входам коммутатора контроля второго интерфейсного блока, третий, четвертый и пятый входы которого соединены соответственно с первым выходом триггера готовности и четвертым и пятым выходами узла формирования управляющих сигналов второго интерфейсного блока, шестой и седьмой выходы которого подключены соответственно к четвертому и пятому входам выходного коммутатора и первого интерфейсного блока, выходы которого и выходы коммутатора контроля первого интерфейсного блока соединены с вторым информационным выходом устройства, второй и третий входы триггера готовности второго интерфейсного блока соединены соответственно с вторым входом готовности устройства и вторым выходом узла формирования управляющих сигналов интерфейсного блока, третий выход которого подключен к второму выходу прерывания устройства, четвертый, пятый, шестой и седьмой выходы - соответственно к четвертому и пятому входам коммутатора контроля первого интерфейсного блока и четвертому и пятому входам выходного коммутатора второго интерфейсного блока, выходы коммутатора контроля первого интерфейсного блока соединены с первым информационным выходом, устройства, а также тем, что узел формирования управляющих сигналов содержит два дешифратора, переключатель адреса и триггер прерывания, причем вход первого дешифратора соединен через переключатель адреса с первым входом узла, а выход - с первым входом второго дешифратора, первый -шестой выходы которого являются соответственно первым, вторым, четвертым, пятым, шестым и седьмым выходами узла, второй вход срединен с вторым входом узла, а первый выходс первым входом триггера прерывания, выход и второй вход которого соединены соответственно с третьим выходом и вторым входом узла. На фиг.-1 представлена блок--схема устройства; на фиг.2 - функционалъ5 9 ная схема узла формирования управляющих сигналов. Устройство содержит (фиг.1) первый и второй интерфейсные блоки 1 и 2, каждый из которых включает коммутатор 3 контроля и выходной коммутатор 4, управляющий вход 5 устройства , выход 6 прерывания, узел 7 формирования управляющих сигналов, информдционный регистр 8, триггер 9 готовности. Коммутаторы 3 контроля и выходные коммутаторы 4 состоят из первыхи вторых коммутаторов 10 и 11 и первых и вторых групп 12 и 13 элементов И. Позициями обозначены четвертый, первый, пятый, шестой, седьмой, второй и третий выходы узла 7 формирования управляющих, сигналов. На фиг.1 показаны информационные выходы 21 и входы 22, входы 23 готов ности и адресные входы 2. Узел 7 формирования управляющих сигналов содержит (фиг.2) дешифраторы 25 и 26, переключатель 27 , включающий, например, контактные гнезда 28 и элементы НЕ 29, и триггер 30 прерывания. Входы и выходы первого интерфейсного блока 1 соединены с первой вычислительной машиной (ВМ) 31, входы и выходы второго интерфейсного блока 2 - с второй ВМ 32. УЗЛЫ 7 формирования управляющих сигналов предназначены для формирования сигналов управления устройства по управляющим словам ВМ. Информационные регистрь 8 предназначены для временного хранения . передаваемой информации собственных ВН. С помощью коммутаторов 3 и k осуществляется выдача слова информации и сигналов готовности на информационные шины выходов 21 ВМ 31 и. 32. Триггеры 9 предназначены для информации ВМ .о наличии слова информации, предназначенного для передачи, в информационном регистре 8. Обмен информацией между комплексами осуществляется программно в режиме последовательного опроса или по преры ваниям. В режиме последовательного опроса устройство работает следующим образом Пусть ВМ 31 необходимо передать слово информации в ВМ 32. Управляющая программа ВМ 31 на некотором шаге опроса внешних устройств (ВУ) формирует код управляющего слова (УСК) устрой6ства Чтение состояния (ЧТС) на входе и код адреса на входе 5. Адрес УСК задается на этапе проектирования двухмашинного комплекса и формируется путем запайки перемычек в гнезде 28 узлов 7, так что на вход дешифратора 25 подается либо прямое, либо инверсное значение сигнала, поступающего по цепям входа 5. По коду адреса УСК формируется сигнал Опрос ПД (следует отметить, что код адреса УСК на входе 5 ВМ удерживает столько, сколько необходимо для выполнения всех операций по приему или передаче слова информации, поступающей на вход дешифратора 26) и при наличии кода ЧТС формируется на выходе 2k сигнал опроса состояния первого выхода триггера 9 готовности (в начальном состоянии первый выход три ггера готовности находится в состоянии логического О, а второй выход - в состоянии логической 1). Анализируя состояния первого выхода триггера 9 готовности (логический 0) ВМ 31 выставляет на входе 22 устройства слово информации, предназначенное для передачи в ВМ 32, и формирует последовательно на управляющем входе коды управляющих слов Ввод-вывод информации (ВВИ) и Смена состояния (СС). По ВВИ узел 7 формирует на выходе 1б сигнал, подключающий выходы информационного регистра 8 через коммутатор 3 контроля на выход 21. Код СС (при наличии разрешения сформированного сигнала на выходе ) формирует на выходе 15 сигнал записи в информационный регистр 8 данных, поступающих на его входы по входу 22, и инициирует смену состояния выходов триггера 9 (первый выход устанавливается в состояние логической а второй выход - в состояние логического О). I Наличие на выходах дешифратора 26 двух сигналов (выход 15 и выход 16) обусловлено тем, что сигнал на выходе 16 формируется, например, по первым двум разрядам кода управляющего слова, поступающего по входу 2, а сигнал на выходе 15 при изменении, например, третьего разряда кода. Таким образом, через открытые группы 12 элементов И данные с выхода информационного регистра В выводятся на информационный выход 21 ВМ 31, 7 предоставляя тем самым возможность ВМ 31 осуществить проверку функционирования узлов устройства и информационного тракта. Контролю не подвергается только выходной коммутатор 4, работоспособность которого можно проверить в режиме обмена одной и той же информацией между ВМ 31 и ВМ 32 по соответствующей программе. ВМ 32, работая в режиме последовательного опроса, опрашивает состояние триггера 9 готовности первого интерфейсного блока 2, формируя сигнал опроса на выходе 18 и подключая второй выход триггера 9 готовности через коммутатор 11 к входу 21. При наличии на парной цепи входа;21 потенциала логического О, указывающего на наличие информации в информа ционном регистре 8 интерфейсного блока 2, предназначенной для переда,чи в ВМ 32, программа этой ВМ формирует на адресном входе 25 последовательно коды ВВИ и СС (следует отметить, что код ВВИ состоит из двух кодовых комбинаций Ввод информации и Вь)ход информации и включает в се бя состояни;я цепей Опрос ПД и Опрос ПМ, формируемых на выходах дешифратора 25)- По коду ВВИ и при наличии сигнала Опрос ПМ осуществляется подключение выхода информационного регистра 8 в интерфейсном блоке 2 через выходной коммутатор 4 на выход 21 (информационный вход ВМ 32). Таким образом, осуществляется передача слова информации из ВМ 31 в ВМ 32. По коду СС на выходе 19 узла 7 интерфейсного блока 2 формируется сигнал установки триггера 9 готовности интерфейсного блока 1 в началь ное состояние, т.е. информационный регистр 8 интерфейсного блока 2 готов к приему следукхцего слова информации. Обмен информацией из ВМ 32 в ВМ 31 осуществляется аналогичным образом, а так как ВМ связаны двумя независимыми информационными шинами то обмен информацией между ними осуществляется асинхронно. При работе комплексов в режиме прерываний по управляющему слову СС изменяется coctoяниe выхода триггеров 30, и по цепям прерывания входов 6 формируются сигналы прерываний в противоположные ВМ. По наличию этих сигналов программа ВМ 31 или ВМ 32 6 осуществляет выборку информации из информационного регистра интерфейсных блоков 2 или 1 соответственно. Возможен также обмен информацией при смешанном режиме работы ВЙ,т.е. одна ВМ работает в режиме последовательно опроса, а другая - в режиме прерываний. Такая гибкость режимов в организации работы комплексов по обмену информацией позволяет в зависимости от загрузки ВМ важности информации и времени, отведенного на обмен, изменять режим работы, используя наиболее оптимальные из них. Таким образом, предлагаемое устройство по сравнению с известным обеспечивает сокращение оборудования и простую организацию обмена информацией между ВМ с возможностью контроля оборудования без уменьшения быстродействия устройства, что по.зволяет быстро обнаружить и устранить неисправность, т.е. уменьшить время восстановления. Формула изобретения 1. Устройство для сопряжения двух вычислительных машин, содержащее два интерфейсных блока, каждый из которых содержит информационный регистр, триггер готовности и узел формирования управляющих сигналов, причем информационный вход информационного регистра и первый вход триггера готовности первого интерфейсного блока подключены соответственно к первым информационному входу и входу готов ности устройства, управляющий вход информационного регистра и второй вход триггера готовности первого интерфейсного блока соединены с первым выходом узла формирования управляющих сигналов первого интерфейсного блока, первый и второй входы которого являются соответственно первыми адресным и управляющим входами устройства, вход информационного регистра второго интерфейсного блока является вторым информационным входом устройства, а первый и второй выходы соответственно соединены с первым и вторым входами выходного коммутатора второго интерфейсного блока, выходы которого соединены с первым информационным выходом устройства, первый вход триггера

готовности второго интерфейсного блока и третий вход триггера готовности первого интерфейсного блока подключены соответственно к первому и второму выходам узла формирования управляющих сигналов второго интерфейсного блока, тертий выход и первый и второй входы которого являются соответственно первым выходом прерывания устройства и вторыми адресным и управляющим входами устройства, о т личающееся тем, что, с целью сокращения аппаратурных затрат в первый интерфейсный блок введены выходной коммутатор и коммутатор контроля, а во второй интерфейсный блок - коммутатор контроля, причем первый и второй выходы информационного регистра первого интерфейсного блока соединены соответственно с первыми и вторыми входами выходного коммутатора и коммутатора контроля первого интерфейсного блока, третьи входы которых соединены соответственно с первым и вторым выходами триггера готовности первого интерфейсного блока, первый выход узла формирования управляющих сигналов второго интерфейсного блока соединен с управляющим входом информационного регистра второго интерфейсного блока, первый и второй выходы которого подключены соответственно к первому и второму входам коммутатора контроля второго интерфейсного блока, третий, четвертый и пятый входы которого соединены соответственно с первым выходом триггера готовности и четвертым и пятым выходами узла формирования сигналов второго интерфейсного блоки, шестой и седьмой . выходы которого подключены соответственно к четвертому и пятому входам выходного коммутатора первого интерфейсного блока, выходы которого и выходы коммутатора контроля первого

интерфейсного блока соединены с вторым информационным выходом устройств ва, второй и третий входы триггера готовности второго интерфейсного

блока соединены соответственно с вторым входом готовности устройства и вторым выходом узла формирования управляющих сигналов первого интерфейсного блока, третий выход которого подключен к второму выходу прерывания устройства, четвертый, пятый, шестой и седьмой выходы - соответственно к четвертому и пятому входам коммутатора контроля первого интерфейсного блока и четвертому и пятому входам выходного коммутатора второго интерфейсного блока, выходы коммутатора контроля первого интерфейсного блока соединены с первым информационным выходом устройства.

Источники информации, принятые во внимание при экспертизе

кл. G Об F , 1978 (прототип).

z5 f

29.

Щ -J

Zii

Опросим

Опрос ПД

Zf

16

17

26

18

Фи&.2.