Преобразователь последовательного кода в параллельный Советский патент 1982 года по МПК G06F5/04 

(54) ПРЕОБРАЗОВАТЕЛЬ ПОРЛЕДОВАТЕЛЬНОГО КОДА

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении преобразователей, входяишх в состав блоков сопряжения цифровых устройств с каналами связи.

Известен преобразователь последовательного кода в парбшлельный, содержащий входной формирователь, распределитель импульсов, регистр, группу элементов И, триггер и элементы И IJ . .

Недостаток данного преобразователя состоит в большом объеме аппаратуры и относительно низком быстродейств.

Наиболее близким по технической сущности и схемному построению к предлагаемому является преобразователь последовательного кода в параллельный, содержащий сдвиговый регистр, генератор импульсов и распределитель импульсов. Кроме того, преобразователь содержит блок управления с одностабильньми злвментами задержки 2.

Недостаток известного устройства состоит в низкой помехоустойчи вости из-за отсутствия средств защиты от ложного стартового импульВ ПАРАЛЛЕЛЬНЫЙ

са и использования в управлении одностабильных элементов згщержки.

Цель изобретения - повьшение помехоустойчивости преобразователя.

Поставленная цель достигается тем, что в преобразователь последовательного кода в параллельный, содержащий сдвиговый регистр, информационный вход которого соединен с

to информационным входом преобразователя, генератор импульсов и распределитель импульсов, тактовый вход которого соединен с выходом генератот ра импульсов, тактовый вход сдвиго15вого регистра соединен со вторым выходом распреДелителя импульсов, включены триггер, элемент И, элемент ИЛИ, а распределитель импульсов выполнен а виде последовательно

20 соединенных счетчика и дешифратора, первый, .второй, третий и четвертый выходы которого соответственно соединены с первым входом элемента И, с информационным входом сдвигового

25 регистра, с уп рАвляюиим выходом преобразователя и с первым входом элемента ИЛИ., второй вход элемента И соединен с информационным входом преобразователя и инверсньм установочным входом триггера, второй.и

третий входы элемента ИЛИ соединены соответственно с выходом элемента И и управляющим входом преобразователя, выход элемента ИЛИ соединен с входом сброса триггера, нулевой выход которого соединен со входом сброса счетчика, тактовый вход которого подключен к выходу генератора импульсов,.

На фиг.1 приведена блок-схема предлагаемого преобразователя на фиг.2 - временная диаграмма его функционирования,

Преобразователь содержит сдвиговый регистр 1, элемент И 2, дешифратор 3/ счетчик 4, генератор 5 имгпульсов, триггер 6, элемент ИЛИ 7, счетчик 4 и дешифратор 3 в совокупности Образуют распределитель 8 импульсов .

Преобразователь работает следующим образом,

В исходном состоянии триггер 6 находится в выключенном .состоянии и поддерживает счетчик 4 в нулевом состоянии, блокируя подсчет синхроимпульсов генератора 5.

При поступлении стартового импульса на единичный вход триггера 6 последний запускается и разрешает счет синхроимпульсов, поступающих от генератора импульсов. Состояние счетчика 4 дешифрируется дешифратором 3. После интервала времени, соответствующего половине стартовой посылке, дешифратор 3 выдает импуль В (фиг.2), который поступает на элемент И 2, где проверяется наличие, стартовой посылки. Если в качестве стартовой посылки была принята импульсная помеха, длительност которой не превышает половины длительности стартовой посылки, элемент И 2 выдает сигнал, который через элемент ИЛИ 7 поступает на нулевой вход триггера 6 и выключает его. При этом, блокируется счетчик ч4 и преобразователь переходит в исходное состояние. Если стартовая посылка является действительной, то вышеупомянутое выключение триггера б не происходит и счетчик 4 продолжает счет синхроимпульсов. Дешифратор 3 при этом выдает серию импульсов число которых соответствует числу информационных битов и расположены они по середине информационных посьшок. Каждый импульс в сдвиговом регистре осуществляет сдвиг информационных битов,

В конце последней информационной посылки дешифратор 3 формирует импульс 7 (фиг.2э), стробирующий перезапись параллельных данных, на стоповой посылке дешифратором 3 формируется импульс Д, который через элемент ИЛИ 7 поступает на нулевой вход триггера 6 и выключает его. При этом блокируется счетчик 4 и преобразователь переходит в исходное состояние.

Наряду с повышением помехоустойчивости предлагаемый преобразоваталь обеспечивает повышение надежности работы в связи с изъятием элементов задержки и сокращением разрядности сдвигового регистра до количества информационных битов в

знаке, которое является значительным ввиду практики образования регистра из единиц с разрядностью, равной разрядности знака.

Формула изобретения

Преобразователь последовательного кода в параллельный, содержащий

5 сдвиговый регистр, информационный вход которого соединен с информационным входом преобразователя, генератор импульсов и распределитель импульсов, отличающ.ийся тем, что, с целью повышения помехоустойчивости, в него введены триггер, элемент И, элемент ИЛИ, а распределитель импульсов выполнен в виде последовательно соединенных счетчика и дешифратора, первый, второй, третий и четвертый выходы которого соединены соответственно с первым входом элемента И, с информационным входом сдвигового регистра, с управляющим выходом преобразователя и с первым входом элемента ИЛИ, второй вход элемента И соединен с информационным входом преобразователя и инверсным установочным входом триггера, второй и третий вхо5 ДИ элемента ИЛИ соединены соответственно с выходом элемента И и управляющим входом преобразователя, выход элемента ИЛИ соединен с входом сброса триггера, нулевой выход

П которого соединен с входом сброса счетчика, тактовый вход которого подключен к выходу генератора импульсов .

Источники информации, принятые во внимание при экспертизе

1, Усольцев А.Г., Кислин Б.П. Сопряжение дискретных каналов свя- . зи с ЭВМ. М., Связь , 1973,с. 25, , рис, 1.8.

2. Патент США № 3946379,

0 опублик, 1976.

&

Г

III л

ULJLJLJl

л

Л