Преобразователь последовательного кода переменной длины в параллельный Советский патент 1987 года по МПК H03M9/00 

to

«5

20

Изобретение относится к цифровой вычислительной технике и может ыть использовано при построении реобразователей, входящих в состав локов сопряжения цифровых устройств 5 с каналами связи.

Цель изобретения - расширение ункциональных возможнос тей путем введения контроля и расширения области применения обеспечением приема кодов переменной длины.

На чертеже показана блок-скема предлагаемого устройства.

Преобразователь содержит сдвиговый регистр 1, генератор 2 импульсов, триггеры 3-5, счетчики 6-8, элементы 9-13, элементы ИЛИ 14, элементы НЕ 15, элементы 2И-ИЛИ-НЕ 16, информационный 17 , управляюишй 1 8, предустановки 19 и тактовый 20 входы преобразователя, информационные 21 и управляющий 22 выходы преобразователя .

Устройство работает следующим образом.

С поступлением сигнала предустановки по входу 19 устройство устанавливается в исходное состояние: триггер 3 сбрасывается, в результате ,чего нулевой уровень на его выходе переводит счетчики 6 и 7 в состояние приема данных со своих информационных входов, устанавливается триггер 4 и сбрасывается триггер 5. На инверсном выходе переноса счетчика 6 фор- мируются сигналы стробирования данных, поступающих по информационному входу 17 устройства в сдвиговый регистр 1, в серединах периодов битов. Для этого на информационных входах счетчика 6, выбранного четырехразрядным, скоммутирован код чисел 7 (01 П), а частота сигналов генера30

40

45

50

тора 2 выбрана равной шестнадцатикратной частоте поступления битов. По спаду сигнсша на информационном входе 17 преобразователя, соответствующему поступлению стартового разряда кода, триггер 3 устанавливается и счетчики 6 и 7 переходят в счетный режим. Отсчитав по сигналам генератора 2 восемь импульсов, счетчик 6 принимает значение 15 (1 1 П ) и.в отрицательный полупериод импульса генератора 2 на его выходе переноса устанавливается нулевой уровень. По первому сигналу рчетчика 6 производится прием стартового бита в сдвиг о

5

0

0

0

5

0

вый регистр 1. Счетчик 6 продолжает циклически.отсчитывать шестнадцать импульсов с О (0000) до 15 ( 1 П ) и формировать сигналы переноса в серединах следующих битов. С приемом битов прибавляется единица к содержимому счетчика 1, Исходное значение счетчика 7 устанавливается в соответствии с длиной принимаемого кода на управляющих 18 входах преобразователя, подключенных к информационным входам счетчика 7. Для N-разрядного кода исходное значение счетчика 7 устанавливается в соответствии с выражением (N+l )-1 , где (N+1 ) - число разрядов с учетом.стартового; k - разрядность счетчика. Таким образом, в момент времени, когда счетчик 7 досчитает до , стартовый и все информационные разряды приняты в сдвиговый регистр 1. В случае приема кода разрядностью 2 в сдвиговом регистре t находятся только информационные разряды, а стартовый разряд выдвинут из сдвигового регистра. Для кодов меньшей разрядности требуется произвести нормализацию принятох о кода в сдвиговом регистре таким образом, чтобы стартовый разряд выдвинулся из сдвигового регистра, младший разряд кода установился в младшем разряде регистра, а используемые старшие его разряды заполнялись нулями. Дополнительные сдвиги производятся в течение времени переноса счетчика 7. Сигнал переноса |Счетчика 7 формируется при поступлении следующего сигнала переноса счетчика 6 для стробирования контрольного разряда по паритету. Нулевой уровень на выходе переноса счетчика 7 запрещает прохождение сигнала переноса счетчика 6 через элемент 2И-ИЛИ-НЕ 16, устанавливает нулевой уровень на входе элемента И 9 и разрешает прохождение сигналов нормализации с выхода элемента И 12. Число импульсов нормализации определяется начальным значением кода счетчика 8. В положительные полупериоды сигналов 1 енера- тора 2 счетчик 8 находится в состоянии приема начального значения кода, поступающего с управляющих входов 18 устройства на информационные входы счетчика 8. Элемент И 12 закрыт в положительные полупериоды сигнала генератора 2, поступающего па его инверсный вход. В отрицательные полупериоды

сигналов генератора 2 элемент И 12 открыт и тактовые сигналы с входа 20 преобразователя поступают на. счетный вход счетчика 8 и на вход элемента 2И-ИЛИ-НЕ 16. Прохождение этих сигналов на тактовый вход сдвигового регистра управляется сигналом переноса счетчика 7. На информационном входе сдвиговом регистре 1 установлен нулевой уровень, поэтому при нормализации кода неиспользуемые старшие его разряды заполняются нулями. Процесс нормализации прекращается при возникновении сигнала переноса на выходе счетчика 8.

По окончании сигнала переноса счетчика 7 (перепад с нулевого уровня в единичный) устанавливается триггер 5, который блокирует режим сдвигового регистра и разрешает прохож дение сигнала переноса счетчика 6 через элемент И 10. Следуюидай сигнал переноса счетчика 6, формируемый в момент приема первого стоповох о бита проходит через элемент 10 И на выход 22 преобразователя и может быт использован в качестве стробирующего сигнала передачи данных из сдвигового регистра 1 во внешние схемы. Кроме того, этот же сигнал проходит через элемент ИЛИ 14 и устанавливает преобразователь в исходное состояние С поступлением следующего стартового сигнала по информационному входу 16 работа устройства возобновляется.

Достоверность принимаемой информации определяется посредством триггера 4 и элемента . И П . Триггер 4 в исходном состоянии установлен. В мо- мент стробирования стартового бита (первый сигнал переноса счетчика 6) проверяется состояние линии связи, т.е. если на информационном входе 17 устройства и соответственно на второ входе элемента И I1 нулевые уровни, это означает, что имеется действительная стартовая посылка и нет помех на линии связи. Поэтому на D- входе триггера 4 установлен нулевой уровень. С приходом сигнала переноса счетчика 6 он сбрасывается по задне- му фронту сигнала (перепад с нулевого уровня на единичный). В противном случае триггер 4 не сбрасывается, на выходе элемента : И П остается единичный .уровень, и сигнал переноса счетчика 6, проходя через элемент

4

Е, приводит устройство в иссостоя 1ие.

0

5

-5

О 5

О

0

Формула изобретения

Преобразователь последовательного кода переменной длины в параллельный, содержащий первый элемент И, первьш вход которого является информационным входом устройства, выход подключен к .информационному входу регистра сдвига, выходы которого являются информационными выходами устройства, первый триггер, первый счетчик, генератор импульсов, элемент ИЛИ, элемент НЕ, отличающийся тем, что, с целью расширения функциональных возможностей за счет введения контроля и расширения области применения за счет приема кодов переменной длины, в него введены второй и третий счетчики, второй и третий триггеры, второй, третий, четвертый и пятый элементы И, элемент 2И-ИЛИ- НЕ, выход которого соединен с тактовым входом регистра сдвига, управляющий вход которого объединен с прямым входом второго элемента И и подключен к выходу второго триггера,выход первого триггера подключен к версному входу сброса и информационному входу второго триггера, инверсным входам загрузки первого и второго

счетчиков, инверсному входу установки четвертого триггера, тактовый вход первого триггера объединен с первым входом третьего элемента И и подключен к информационному входу устройства, выход генератора импульсов подключен к тактовому входу первого счетчика, прямому входу загрузки, третьего счетчика и инверсному входу четвертого элемента И, первый прямой вход которого является тактовым входом устройства, выход переноса третьего счетчика подключен к второму прямому входу четвертого элемента И, выход которого соединен со счетным входом третьего счетчика и прямым входом первого элемента И элемента 2И-ИЛИ-НЕ, инверсный вход которого объединен с прямым входом

второго элемента И элемента 2И-ИЛИ-НЕ тактовым входом второго триггера, вторым входом первого элемента И и подключен к инверсному выходу переполнения второго счетчика, инверсный выход переполнения первого счетчика

подключен к счетноьту входу второго счетчика, инверсному входу второго элемента и элемента 2И-ИЛИ-НЕ инверсному входу второго элемента И, инверсному входу пятого элемента И, тактовому входу третьего триггера, выход которого подключен к второму входу третьего элемента И, выход которого подключен к информационному входу третьего триггера и прямому входу пятого элемента И, выход пятого элемента И под

ключей к первому входу элемента ИЛИ, второй вход которого является входом предустановки устройства, выход мента ИЛИ через элемент НЕ подключен к информационному входу и инверсному входу сброса первого триггера, выход второго элемента И соединен с третьим входом элемента ИЛИ и является управляющим выходом устройства, входы параллельной загрузки счетчиков являются управляющими входами устройства.

Изобретение относится к цифровой вычислительной технике и.может быть использовано при построении преобразователей, входящих в состав блоков сопряжения цифровых устройств с каналами свяЭи. Целью изобретения является расширение функциональных возможностей за счет введения контроля и расширения области применения за счет приема кодов переменной длины. Дпя этого устройство содержит сдвиговый регистр 1, генератор 2 импульсов, триггеры 3,4,5, счетчики 6,7,8, элементы 9-13 И, элемент 14 ИДИ, элемент 15 НЕ, элемент 16 2И-. ИЛИ-НЕ, информационный 17, управляю- 11щй 18, предустановки 19, тактовый 20 входы преобразователя, информационные 21 и управляющий 22 выходы преобразователя. 1 нл. IC СО о ел 00 00